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近期業(yè)界關于先進封裝的動態(tài)不斷，有關于幾家大廠幾度擴產(chǎn)先進封裝產(chǎn)能的，如日月光、美光、三星、臺積電等加碼擴產(chǎn)，也有關于先進封裝產(chǎn)能不足，如英偉達、AMD、英特爾先進封裝產(chǎn)能吃緊，SK海力士、三星、美光2025年HBM產(chǎn)能基本售罄；有爭奪先進封裝產(chǎn)能的，如臺積電先進封裝產(chǎn)能被訂光，英偉達、AMD一路包到明年等；此外，也有關于先進封裝技術創(chuàng)新突破的，如臺積電近期曬出最新先進封裝技術SoW，三星、SK 海力士推進移動內(nèi)存堆疊封裝技術量產(chǎn)等等。本文將針對行業(yè)最新先進封裝技術進行科普。
一、最新動態(tài)，日月光半導體新建一座先進封裝廠
日月光投控旗下日月光半導體6月21日宣布，與日月光旗下宏璟建設在高雄興建K28廠，預計2026年第四季度完工，重點布局先進封裝終端測試以及人工智能（AI）芯片高性能計算。
日月光投控財務經(jīng)理董宏思表示，K28工廠建設項目由日月光半導體提供持有高雄土地，由宏璟建設提供資金，合建地下1層、地上7層廠房，雙方協(xié)議合建權利價值分配比例，日月光半導體22.24%，宏璟建設77.76%。興建完成后，由日月光半導體或子公司取得宏璟建設所屬產(chǎn)權的優(yōu)先承購權。
此前消息顯示，日月光高雄廠為應對運營規(guī)劃，針對先進封裝制程的終端測試需求、AI芯片高性能計算及散熱需求，購買了大社土地分二期開發(fā)。其中，第一期K27廠房已于2023年完工進駐，主要設置Flip Chip及IC測試生產(chǎn)線。
今年2月業(yè)績說明會上，日月光投控表示，為應對先進封裝擴充產(chǎn)能，今年整體資本支出將擴大40%至50%，創(chuàng)歷史新高。其中65%比重用于封裝、尤其是先進封裝項目，目前60%多用在封裝測試，30%用在電子代工服務。并且日月光投控看好AI發(fā)展動能，其預計今年底前AI營收貢獻將較去年倍增至5億美元規(guī)模，全年AI相關營收將占ATM（封測）業(yè)務總量中個位數(shù)，有望高于去年的低個位數(shù)，法人預期，明年占比可望挑戰(zhàn)高個位數(shù)。
先進封裝正值鼎盛之際，日月光近兩年針對先進封裝布局良多。今年2月，英飛凌和日月光投控近日同步公告，日月光投控將投資約21億元新臺幣（約合4.79億元人民幣）收購英飛凌位于菲律賓和韓國的兩座后段封測廠，擴大在車用和工業(yè)自動化應用的電源芯片模塊封測與導線架封裝，最快今年第2季底完成交易。
今年1月19日，日月光發(fā)布公告，馬來西亞子公司投資馬幣6969.6萬令吉取得馬來西亞檳城州桂花城科技園土地使用權，應對運營需求。產(chǎn)業(yè)人士分析，日月光投控此次在馬來西亞檳城的投資，主要是為了布局先進封裝產(chǎn)能。據(jù)悉，日月光半導體已經(jīng)積極擴展其在馬來西亞的封測廠產(chǎn)能，較早之前的2022年11月，檳城新廠四廠及五廠動土，預計于2025年完工。
另外，日月光半導體2023年12月下旬曾公告，承租中國臺灣福雷電子位于高雄楠梓廠房，分別為K21的7樓與K22的7樓，擴充封裝產(chǎn)能。產(chǎn)業(yè)人士分析，日月光半導體將擴充AI芯片先進封裝產(chǎn)能。
二、主流先進封裝技術介紹
先進封裝是指封裝集成電路 (IC) 以提高性能的多種創(chuàng)新技術。本質(zhì)上，就是將傳統(tǒng)封裝中被延緩的數(shù)據(jù)傳輸速度和被損耗的大量功耗，通過技術和結構的創(chuàng)新極大程度的找回。在當前晶體管電路逐漸接近性能極限，摩爾定律放緩，先進制程突破的速度變慢，且難度和成本不斷增高的當下，先進封裝被業(yè)績寄予厚望。
目前，先進封裝主要朝兩個方向發(fā)展，第一是向上游晶圓制程領域發(fā)展（晶圓級封裝），直接在晶圓上實施封裝工藝，主要技術有Bumping、TSV、Fan-out、Fan-in 等；第二是向下游模組領域發(fā)展（系統(tǒng)級封裝），將處理器、存儲等芯片以及電容、電阻等集成為一顆芯片，壓縮模塊體積，提升芯片系統(tǒng)整體功能性和靈活性，主要技術包括采用了倒裝技術（FC）的系統(tǒng)級封裝產(chǎn)品。
本文將重點介紹一下，當前的主流的一些先進封裝技術，如晶圓級封裝（WLP，Wafer level packaging）、晶圓級扇入扇出型（Fan-out/Fan in）封裝、2.5D以及3D IC集成，以及高帶寬存儲器 (HBM)以及CoWos先進封裝、3D 疊動態(tài)隨機存取存儲器 (DRAM) (3DS)、嵌入式硅橋（embedded Si bridges）、TSV硅通孔（Through Silicon Via）、批量回流模制底部填充（MR-MUF：Mass Reflow-Molded Underfill）先進封裝等。另外，異構和小芯片中的Chiplet以及混合鍵合是行業(yè)未來重點關注的對象，本講也將一并敘述。
01、FO封裝
FO封裝包括三大類：核心扇出型（core fan-out）、高密度扇出型（high-density fan-out）和超高密度FO型（ultra highdensity FO）。核心扇出封裝消除了對引線鍵合或倒裝芯片互連的需求，從而提供了改進的 I/O 密度、增強的電氣性能和高效的熱管理；高密度 (HD) FO 進一步采用了相同的概念，采用先進的重新分布層 (RDL) 和互連結構來實現(xiàn)更高的 I/O 密度；超高密度 (UHD) FO 使用更細間距和更高密度的多層 RDL，以在緊湊封裝內(nèi)提高組件集成度、更大帶寬和高級功能。UHD FO 通常應用于較大的封裝和多芯片集成，使用 IC 基板來彌合扇出封裝和印刷電路板 (PCB) 之間的間隙。
02、晶圓級芯片級封裝 (WLCSP)
WLCSP 涉及將 IC 直接封裝在晶圓上，從而消除了單獨的芯片分割和封裝步驟。WLCSP具有緊湊的外形尺寸、增強的電氣性能和成本效率，使其成為尺寸、重量和性能至關重要的移動設備和可穿戴設備的理想選擇。
03、倒裝芯片fcBGA/CSP
這些技術涉及使用焊料微凸塊或銅柱將 IC 正面朝下直接安裝到有機基板上。與傳統(tǒng)引線鍵合技術相比，倒裝芯片 BGA/CSP 解決方案提供更小的占地面積、更短的互連路徑、更高的 I/O 密度以及更高的電氣性能。這些特性對于服務器、游戲機和網(wǎng)絡設備等 HPC 應用尤其重要。
04、2.5D/3D堆疊封裝
2.5D/3D 堆疊封裝涉及垂直堆疊多個裸片或芯片，形成三維結構。該平臺可實現(xiàn)更高的集成度、更高的性能和更小的外形尺寸，使其成為應對人工智能、5G 和 HPC 應用挑戰(zhàn)的重要技術。2.5D/3D 堆疊封裝中的具體應用包括使用混合鍵合技術的 CIS、用于更快數(shù)據(jù)訪問和改進內(nèi)存帶寬的 HBM、用于高度集成系統(tǒng)的 3D-SoC 以及用于提高存儲密度和容量的 3D NAND。
05、系統(tǒng)級封裝 (SiP)
SiP是一種將多個 IC 或“小芯片”集成到單個模塊中的 AP 類型。這些小芯片可以包括各種組件，例如處理器、存儲器、射頻 (RF) 收發(fā)器和電源管理 IC 在封裝內(nèi)互連。這種高集成度允許將完整的功能系統(tǒng)包含在單個封裝內(nèi)，使 SiP 成為節(jié)省空間的解決方案，非常適合外形尺寸和集成度至關重要的應用，例如移動設備和可穿戴設備。SiP 還在設計和制造方面提供了顯著的靈活性，因為每個小芯片都可以使用最適合其功能的工藝技術來制造。
06、EMIB嵌入式硅橋（embedded Si bridges）
將基底技術和硅中介層技術結合起來。它在基板上集成了小的薄層硅橋，用于芯片間的互連，并將橋嵌入封裝基板中。如下圖所示。EMIB的概念與2.5D封裝類似，區(qū)別在于沒有TSV。通過該封裝技術，可以將不同制程的芯片組合在同一芯片封裝之中，凸點間距從100um變?yōu)?5-36um。因此，該技術的特點是良率高，成本低，且無須額外的工藝需求和設計簡單。EMIB封裝技術就跟臺積電的Info封裝類似，在功能以及設計上大同小異。
07、TSV硅通孔（Through Silicon Via）
TSV硅通孔（Through Silicon Via）技術是一項高密度封裝技術，正在逐漸取代目前比較成熟的引線鍵合技術。TSV技術通過銅、鎢、多晶硅等導電物質(zhì)的填充，實現(xiàn)硅通孔的垂直電氣互連。硅通孔技術可以通過垂直互連減小互聯(lián)長度，減小信號延遲，降低電容/電感，實現(xiàn)芯片間的低功耗，高速通訊，增加寬帶和實現(xiàn)器件集成的小型化。
本段的TSV硅通孔（Through Silicon Via）技術和下文將要敘述的批量回流模制底部填充（MR-MUF：Mass Reflow-Molded Underfill）先進封裝技術，均以SK海力士為主宰。
08、批量回流模制底部填充（MR-MUF）先進封裝
在先進封裝過程中，海力士率先引入MR-MUF回歸大規(guī)模回流焊工藝，即芯片之間用液態(tài)環(huán)氧模塑料作為填充材料，導熱率比TC-NCF中的非導電薄膜高很多。MR-MUF（Mass Reflow Molded Underfill )是將半導體芯片堆疊后，為了保護芯片和芯片之間的電路，在其空間中注入液體形態(tài)的保護材料，并固化的封裝工藝技術。與每堆疊一個芯片鋪上薄膜型材料的方式對比 工藝效率高，散熱方面也更有效。
目前隨著HBM芯片堆疊層數(shù)的增加，MR-MUF技術容易翹曲、導致晶圓末端彎曲、空洞現(xiàn)象（即保護材料在某些區(qū)域分布不均勻）的問題引起行業(yè)高度關注。SK海力士方表示，正在推進TSV和MR-MUF的技術發(fā)展。與HBM開發(fā)初期相比，他們成功地減少了翹曲現(xiàn)象，目前正在開發(fā)克服這一問題的技術。下一步，抉擇會聚焦在減少空隙。
09、非導電薄膜熱壓縮TC-NCF
三星在HBM封裝上，主要采用的是TC-NCF非導電薄膜熱壓縮先進封裝技術。在每次堆疊芯片時，都會在各層之間放置一層不導電的粘合膜。該薄膜是一種聚合物材料，用于使芯片彼此絕緣并保護連接點免受撞擊。隨著發(fā)展，三星逐漸減少了NCF材料的厚度，將12層第五代HBM3E的厚度降至7微米(μm)。該公司認為這種方法的優(yōu)點是可以最大限度地減少隨著層數(shù)增加和芯片厚度減小而可能發(fā)生的翹曲，使其更適合構建更高的堆棧。
10、高帶寬存儲器 (HBM)和CoWos
HBM全稱High Bandwidth Memory，根本而言，是指基于2.5/3D先進封裝技術，把多塊DRAM Die像疊羅漢一樣堆疊起來的新型存儲器。目前，幾乎所有的HBM系統(tǒng)都高度綁定了臺積電先進封裝技術CoWos。
圖片來源：AMD
如上圖所示，HBM是由多個DRAM堆疊而成，主要利用TSV（硅通孔）和微凸塊（Micro bump）將裸片相連接，多層DRAM die再與最下層的Base die連接，然后通過凸塊（Bump）與硅中階層（interposer）互聯(lián)。同一平面內(nèi)，HBM與GPU、CPU或ASIC共同鋪設在硅中階層上，再通過CoWoS等2.5D先進封裝工藝相互連接，硅中介層通過CuBump連接至封裝基板上，最后封裝基板再通過錫球與下方PCB基板相連。該產(chǎn)品巧妙的設計大大縮小了尺寸面積，容量擴大的同時，實現(xiàn)了高帶寬、低延遲、低功耗的效果。
臺積電高級總監(jiān)表示，目前正在針對HBM4優(yōu)化CoWoS-L和CoWoS-R技術。CoWoS-L和CoWoS-R都使用超過八層，以實現(xiàn)HBM4的路由超過2000個互連，并具有[適當?shù)腯信號完整性。N12FFC+上的HBM4基礎芯片將有助于使用TSMC的CoWoS-L或CoWoS-R先進封裝技術構建系統(tǒng)級封裝(SiP)，該技術可提供高達8倍標線尺寸的中介層—足夠的空間容納多達12個HBM4內(nèi)存堆棧。根據(jù)臺積電的數(shù)據(jù)，目前HBM4可以在14mA電流下實現(xiàn)6GT/s的數(shù)據(jù)傳輸速率。據(jù)臺積電表示，該公司目前正與Cadence、Synopsys和Ansys等EDA合作伙伴合作，驗證HBM4通道信號完整性、IR/EM和熱精度。
11、3D DRAM(3DS)
與傳統(tǒng)的內(nèi)存單元數(shù)組與內(nèi)存邏輯電路分占兩側(cè)的2D DRAM存儲相比，3D DRAM是一種將存儲單元（Cell）堆疊至邏輯單元上方的新型存儲方式，從而可以在單位晶圓面積上實現(xiàn)更高的容量。采用3D DRAM結構可以加寬晶體管之間的間隙，減少漏電流和干擾。
在近日舉行的Memcon 2024上，三星電子公布了關于3D DRAM開發(fā)的細節(jié)。三星電子副社長李時宇在會上詳細介紹了4F2 Square VCT DRAM及3D DRAM的研發(fā)進展。據(jù)悉，4F2 Square VCT DRAM是一種基于VCT（垂直溝道晶體管）技術的緊湊型DRAM設計。其通過垂直堆疊技術，將DRAM單元尺寸比現(xiàn)有的6F2 Square DRAM減少約30%，在提高能效的同時大幅降低了單元面積。三星指出，4F2 Square VCT DRAM的開發(fā)需要極高的制造精度和更優(yōu)質(zhì)的生產(chǎn)材料，還需要解決新材料的應用問題，如氧化溝道材料和鐵電體的研發(fā)。據(jù)悉，三星電子計劃在2025年內(nèi)部發(fā)布4F2 Square工藝，并逐步推進3D DRAM的研發(fā)，預計在2030年之前推出市場。
12、臺積電最新先進封裝技術SoW
在近期的北美技術研討會上，臺積電推出了下一代晶圓系統(tǒng)平臺——CoW-SoW——該平臺將實現(xiàn)與晶圓級設計的3D集成。該技術建立在臺積電2020年推出的InFO_SoW晶圓級系統(tǒng)集成技術的基礎上。到目前為止，只有特斯拉在其Dojo超級計算機中采用了這項技術，臺積電表示該計算機現(xiàn)已投入生產(chǎn)。
在即將推出的CoW-SoW平臺中，臺積電將在其晶圓系統(tǒng)平臺中合并兩種封裝方法——InFO_SoW和集成芯片系統(tǒng)(SoIC)。通過使用晶圓上芯片(CoW)技術，該方法將能夠?qū)⒋鎯ζ骰蜻壿嬛苯佣询B在晶圓上系統(tǒng)之上。據(jù)了解，臺積電的CoW-SoW專注于將晶圓級處理器與HBM4內(nèi)存集成。這些下一代內(nèi)存堆棧將采用2048位接口，這使得將HBM4直接集成在邏輯芯片頂部成為可能。同時，在晶圓級處理器上堆疊額外的邏輯以優(yōu)化成本也可能是有意義的。新的CoW_SoW技術預計將在2027年實現(xiàn)大規(guī)模生產(chǎn)，但實際產(chǎn)品何時上市還有待觀察。
然而，行業(yè)消息顯示，InFO_SoW技術也有著一定的局限性。例如，使用這種方法制造的晶圓級處理器完全依賴于片上存儲器，這可能無法滿足未來人工智能的需求（但目前來說很好）。CoW-SoW將解決這個問題，因為它將允許將HBM4放置在此類晶圓上。此外，InFO_SoW晶圓采用單節(jié)點加工，該節(jié)點不支持3D堆疊，而CoW-SoW產(chǎn)品將支持3D堆疊。
13、異構和小芯片中的Chiplet和混合鍵合
行業(yè)消息顯示，在當下先進的封裝市場中，異構和小芯片代表了半導體設計和封裝的范式轉(zhuǎn)變。異構概念涉及結合不同的材料、工藝和設備來創(chuàng)建一個統(tǒng)一的系統(tǒng)。這種方法可以將多種功能小芯片無縫集成在單個封裝上，從而釋放半導體設計和制造的新可能性。其中，Chiplet和混合鍵合成為行業(yè)焦點。
Chiplet
據(jù)悉，Chiplet是異構的一個基本方面。行業(yè)人士表示，小芯片方法代表了一種新興的半導體設計理念，它將兩個或多個分立芯片組合在分解的 SiP 設計中。與可能的單片替代方案相比，小芯片提供了更大的設計靈活性、更快的上市時間、更高的良率和經(jīng)濟效益。小芯片的功能涵蓋典型處理器 SoC 中的基本知識產(chǎn)權 (IP) 塊，包括中央處理單元 (CPU)、圖形處理單元 (GPU)、神經(jīng)處理單元 (NPU)、I/O 和內(nèi)存控制器以及接口、高速緩存存儲器和模擬功能（SerDes、PLL、DAC、ADC、PHY 等）。
目前Chiplet已成為算力芯片的主流方案，AMD、Intel等半導體巨頭共同成立了UCIe產(chǎn)業(yè)聯(lián)盟，NvdiaA100/H100、AMD MI300等主流產(chǎn)品均采用了Chiplet方案，國內(nèi)算力芯片廠商亦在快速跟進。
混合鍵合
混合鍵合則是一項新技術，可以實現(xiàn)半導體器件的垂直堆疊，從而可顯著提高器件的性能、功能和可靠性。它是異構的關鍵推動者，可在鍵合過程中提供卓越的精度和可靠性?；旌湘I合可確保小芯片之間牢固可靠的連接，從而增強它們在先進封裝平臺中的集成。這項技術開啟了半導體設計的新可能性，使得開發(fā)曾經(jīng)被認為不可能的尖端解決方案成為可能。
混合鍵合是一項尖端技術，可實現(xiàn)多種芯片架構，滿足 HPC、人工智能、服務器和數(shù)據(jù)中心等高端應用的需求。隨著該技術的成熟，受益于高性能芯片間連接，預計將進一步擴展到消費類應用、存儲設備以及移動和汽車應用。異構的概念正在推動封裝技術的創(chuàng)新，以滿足特定的性能、尺寸、功耗和成本要求?；旌湘I合成為高端異構應用的可行途徑，將微小的銅焊盤嵌入電介質(zhì)中，形成電介質(zhì)到電介質(zhì)和金屬到金屬的鍵合。這種接合技術具有許多優(yōu)點，例如顯著增加的 I/O 連接、最小的信號延遲、擴展的帶寬、更高的存儲密度以及改進的功率和速度效率。
下載ECAD模型
