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作者：趙瑩
編輯：易俊江、楊健楷
4月27日晚8點(diǎn)，遠(yuǎn)川研究所邀請到了UCIe標(biāo)準(zhǔn)聯(lián)盟里兩家重要EDA公司的技術(shù)專家，新思科技中國區(qū)副總經(jīng)理朱勇先生，和芯和半導(dǎo)體聯(lián)合創(chuàng)始人、高級工程副總裁代文亮博士做客直播間，與各位觀眾一起探討交流“Chiplet大熱背后，3D封裝如何搶占芯片產(chǎn)業(yè)制高點(diǎn)？”這一行業(yè)熱點(diǎn)。
在直播中，兩位嘉賓認(rèn)為：
1. 3D封裝是必然的發(fā)展趨勢。首先，隨著芯片越來越復(fù)雜，芯片面積、良率和復(fù)雜工藝的矛盾難以調(diào)和，到一定程度就必須把大的芯片拆解成一些小的芯片。其次，3D封裝可以通過采用成熟工藝去實(shí)現(xiàn)一些不需要用到最先進(jìn)工藝的功能模塊，從而降低成本。
2. 在3D封裝領(lǐng)域，晶圓廠和封裝廠都有各自的優(yōu)勢，這是一塊高地，大家可以協(xié)同共進(jìn)。
3. 3D IC未來在中國將呈現(xiàn)爆發(fā)式的增長，從需求來看，這也是一個(gè)必然的趨勢。對性能有極致追求的應(yīng)用，勢必要用Chiplet或者3D IC的解決方案。但應(yīng)注意，這一趨勢的前提是，做大芯片的難度或者良率成本，超過通過Chiplet集成的成本。
以下，為精簡后的直播問答記錄。
01、重塑芯片架構(gòu)的3D封裝
遠(yuǎn)川：如何理解3D封裝的概念？2.5D、3D、Chiplet等名詞如何理解？
朱勇：簡而言之，3D封裝就是將一顆原來需要一次性流片的大芯片，改為若干顆小面積的芯片，然后通過先進(jìn)的封裝工藝，即硅片層面的封裝，將這些小面積的芯片組裝成一顆大芯片，從而實(shí)現(xiàn)大芯片的的功能和性能。這種小面積的芯片就是Chiplet，一般翻譯成小芯片或芯粒。
2.5D是在二維的平面上，基于硅中介層（Interposer），將Chiplet組成一個(gè)大的芯片。Chiplet之間在硅中介層上通過數(shù)據(jù)的交互，形成一個(gè)系統(tǒng)級的芯片。而3D則是在三維空間組裝芯片，在垂直的方向堆疊更多的小芯片，從而集成更多的功能。
舉個(gè)例子，如果要一次性做出一個(gè)比較大的樂高模型會有一定難度。我們可以把大的樂高積木拆分成一個(gè)個(gè)小顆粒，從平面和立體的維度分別把這些小顆粒在樂高的基板上堆疊起來，從而組裝成理想的大模型。這就是3D封裝的概念。
代文亮： SoC把所有的功能放在一個(gè)大芯片上，規(guī)模越做越大，芯片面積也越來越大，良率、工藝都會碰到一些問題。這種情況下自然而然就會想到將不同工藝、不同小芯片，集成到一個(gè)小封裝里。但集成的時(shí)候也會遇到問題，例如放在封裝基板上，也就是平鋪Side by Side的方式，互連會有瓶頸，間距（Pitch）也可能不夠。
所以就要采用硅中介層的方式來集成，這就是我們常說的2.5D。如果再垂直堆疊的話，就是3D，也就是從平房往樓房的方向來做。
遠(yuǎn)川：3D封裝，聽起來是個(gè)封裝的概念，但實(shí)際中我們看到臺積電、三星這樣的晶圓廠也做了很多3D封裝，這是為什么？中國的封裝廠規(guī)模已經(jīng)很大了，他們在3D封裝領(lǐng)域會有機(jī)會么？
代文亮： Chiplet、3D、2.5D，歸根結(jié)底是芯片和芯片堆疊，大家自然而然想到是封裝廠來做、還是Foundry廠來做。
Foundry廠有自身的優(yōu)勢，不管是數(shù)字芯片還是模擬芯片都是在自己的工藝上跑的，很方便做后期的封裝集成。封裝廠說其實(shí)這個(gè)也是我的強(qiáng)項(xiàng)，芯片怎么擺放、硅中介層怎么設(shè)計(jì)，也是封裝廠可以做的。所以，F(xiàn)oundry廠比如臺積電、三星，封裝廠比如ASE、矽品，都在做3D封裝。這就形成了一塊高地， Foundry廠和封裝廠都想做這件事。
大陸的 Foundry廠都實(shí)現(xiàn)了大規(guī)模量產(chǎn)，比如中芯國際、華虹、華力。大陸封裝廠在全球也很厲害，比如長電、天水、通富。我認(rèn)為二者都是有機(jī)會的，在做2.5D和3D IC集成的時(shí)候，線寬是微米量級，這種條件下封裝廠也搞得定。所以我認(rèn)為不只是Foundry廠或者只是封裝廠有機(jī)會，而是大家都有機(jī)會，未來可以協(xié)同來做。
遠(yuǎn)川：最近AMD收購了賽靈思，在AMD高歌猛進(jìn)的背后，3D封裝發(fā)揮了很大的作用，2015年發(fā)布的采用HBM（High Bandwidth Memory）的GPU是一個(gè)很好的案例。我們怎么從3D封裝的角度來理解AMD的案例？
朱勇：十幾年前，賽靈思做28nm的7V2000T FPGA的時(shí)候就采用了臺積電的2.5D技術(shù)，以完成多Die芯片層面的封裝。AMD此前推出的EPYC（霄龍）處理器系列，近幾年通過Chiplet技術(shù)和先進(jìn)封裝技術(shù)實(shí)現(xiàn)了質(zhì)的飛躍，擴(kuò)大了在數(shù)據(jù)中心的市場份額。
AMD的霄龍?zhí)幚砥飨盗型ㄟ^不同的工藝集成了一個(gè)io Die和4-8顆的CPU Die，很好地展示了Chiplet的優(yōu)勢。io Die采用了成熟工藝，比如14nm；而 CPU則采用最新的7nm工藝，通過集成不同的工藝大幅提高了芯片的良率。
不久前，AMD推出了集成3D V-cache技術(shù)的第三代霄龍產(chǎn)品，再次展示了3D IC先進(jìn)封裝工藝帶來的優(yōu)點(diǎn)，把處理器的性能再度提升了一個(gè)臺階。第三代霄龍?zhí)幚砥髟诿恳粋€(gè) CPU Die上都集成了額外的Level 3 的緩存（Cache），整體緩存容量超過700 MB，這一點(diǎn)是非常驚艷的。新思科技在與AMD的合作中，采用了AMD最新的處理器進(jìn)行測試，VCS驗(yàn)證效率實(shí)現(xiàn)了66%以上的性能提升。此外，我們也通過一些客戶了解到，采用 AMD最新3D IC封裝的芯片，打游戲的體驗(yàn)也有質(zhì)的飛躍。
除了AMD，英特爾也在往這方面努力。英特爾去年推出了一顆較為復(fù)雜的芯片Ponte Vecchio，通過5種不同的工藝將超過1000億個(gè)晶體管、47顆小芯片集成到一顆大芯片上。這兩家公司都通過采用Chiplet和先進(jìn)封裝的技術(shù)，推出了更強(qiáng)更優(yōu)的處理器方案。
遠(yuǎn)川：接下來請代博士介紹一下具體的3D封裝的結(jié)構(gòu)圖。
代文亮：首先看中間這張圖。在傳統(tǒng)的GDDR5設(shè)計(jì)中，OFF Chip Memory、Silicon Die通過封裝基板或者PCB板連起來，走的路徑相對來說比較長。，右邊的圖是通過HBM寬帶存儲顆粒來實(shí)現(xiàn)，HBM寬帶存儲顆粒跟中間紫色的，GPU/CPU，還有一些AI芯片，可以用作存儲交換。
按照最早的一個(gè)做法，是大家各自包，包了以后，再放到 PCB板上，后來又進(jìn)一步說能不能放到封裝基板上。但這里面就有一些問題，封裝基板上晶圓是切成小顆的，還要封裝基板包一下，再貼到PCB板，這樣連的就太遠(yuǎn)了。
從這個(gè)角度就回到最左邊的圖，HBM通過 TSV Microbump，TSV也就是Through -Silicon-Via，穿過硅襯底。硅襯底以前只是做個(gè)托盤，里面沒有任何的走線或者電路，屬于是x往y方向走，現(xiàn)在要往z方向走，往上、往下走，這樣的話就必須要有個(gè)東西來打通，Through -Silicon-Via就是穿過硅襯底。
層與層之間，HBM的Die和下面的Die，實(shí)際上是通過微凸塊（Microbump），一直往上堆，可以堆好多層，堆了以后看到的綠色的一塊就是Logic Die，橙色的部分就是HBM顆粒，實(shí)際上是一個(gè)Stack Die的堆疊裸片。
再往右邊是高速的io、GPU、CPU或者SoC的Die，里面有個(gè)問題：紫色跟綠色怎么能連得通？實(shí)際上這些速度都是很快的，另外因?yàn)镃PU、 GPU、 SoC Die基本上采用先進(jìn)節(jié)點(diǎn)做， Pitch間距都比較小，這種要通過RDL把它拉通。
這是左右xy方向上，另外還有TSV往下的方向，實(shí)際上還要把所有東西集成到封裝基板上，所以下面有個(gè)Interposer硅載板，它實(shí)際上也是一顆芯片，只是這個(gè)芯片是不含有晶體管的。
遠(yuǎn)川：3D封裝是怎么流行起來的？
朱勇：如今芯片越來越復(fù)雜，需要集成的功能越來越多，面積也越做越大，這導(dǎo)致初期芯片的良率不會很高，利潤有限。從良率的角度和工藝復(fù)雜的角度，這是必然的矛盾，當(dāng)它發(fā)展到了一定程度就必須要把大的芯片拆解成一些小的芯片。
從性價(jià)比的角度來看，采用成熟工藝來完成一些不需要用最先進(jìn)工藝的功能模塊，然后把不同工藝的芯片封裝在一起達(dá)到大芯片的效果，一定是最優(yōu)解。我認(rèn)為這也是目前 Chiplet和3D IC越來越流行的主要原因。
代文亮：我可以補(bǔ)充一點(diǎn)，基于成本的考慮，存儲芯片就像剛才提的HBM不可能用3納米5納米來做，需要采用不同工藝。所以工藝越先進(jìn)的時(shí)候，越需要走3DIC這條路。邏輯可以到3nm、2nm，但是模擬、存儲，不可能用先進(jìn)工藝做，成本角度來看是不劃算的，這種情況下就導(dǎo)致3DIC先進(jìn)封裝是一個(gè)必然的趨勢。
Cerebras公司推出的大芯片
SoC和3D封裝不同的良率的對比。
遠(yuǎn)川：3D封裝相對于原來IC基板有什么額外的要求嗎？
代文亮：傳統(tǒng)的Side by Side的方式，我們叫做SIP（System in Package），通過封裝基板進(jìn)行互連，在精度、線寬間距要求上，比PCB板高一些，要達(dá)到 IC level，這兩個(gè)實(shí)際上差距很大。所以剛才提到封裝廠去做，并不是采用封裝基板來做，這個(gè)是做不到的。為什么一定要用硬件方式來做？先進(jìn)節(jié)點(diǎn)里，io pitch間距、線寬間距是非常小的，這在基板里面根本走不出來，但通過硅載板可以很好的實(shí)現(xiàn)。這就是2.5D。3DIC就是往上堆，在SIP上是沒辦法做的，可能對一些低速信號是可以的，但對高速模擬基本上是沒法實(shí)現(xiàn)的。
02、全流程3D封裝設(shè)計(jì)分析平臺
遠(yuǎn)川：可以說，3D封裝是芯片架構(gòu)的一次革命，那么必然會帶來芯片設(shè)計(jì)上的難題，請兩位專家從自己的角度出發(fā)，分別闡釋一下3D封裝給EDA帶來的挑戰(zhàn)。
朱勇：芯片面積越來越大以后，需要通過3D IC技術(shù)把不同的小芯片集成到一起，從設(shè)計(jì)規(guī)劃、布局、布線到集成，牽涉到不同的工藝、不同的信號、不同的封裝等諸多因素。比如單點(diǎn)工具存在數(shù)據(jù)之間的交互，會給測試帶來很多麻煩。在3D層面，鏈路有沒有通，信號之間有沒有串?dāng)_，信號和功耗的完整性都是需要提前分析的問題。
新思科技的3D IC Compiler工具聯(lián)手芯和鏈路端的信號分析工具，通過把所有的單點(diǎn)工具都集成起來，為開發(fā)者提供一個(gè)可視化的設(shè)計(jì)環(huán)境，助力實(shí)行我們常說的“Shift left”策略，讓開發(fā)者能夠提前進(jìn)行各種嘗試，以實(shí)現(xiàn)更快的收斂和迭代速度。
代文亮：芯片之間是數(shù)據(jù)在吞吐，也就是獲得、處理，再輸出，在這個(gè)過程中需要較大的帶寬，低延時(shí)。這個(gè)要求就比較高，之前一顆芯片要從封裝跑到PCB再跑到另外一顆芯片，現(xiàn)在直接通過Interposer很快就過去了，信號、帶寬、延時(shí)都會好很多。
好是好，但是問題在哪兒？所有的芯片都擠到一起了，各種芯片之間的耦合到底怎么樣？這塊要做一些分析，而且難度非常大，我們希望芯和與新思一起開發(fā)一套完整的3D封裝設(shè)計(jì)平臺，這樣不用數(shù)據(jù)導(dǎo)入導(dǎo)出，可以直接在里面做起來了，提高數(shù)據(jù)的一致性、可靠性。
遠(yuǎn)川：為應(yīng)對這些挑戰(zhàn)，兩家公司解決了哪些難題？
朱勇：新思科技的3D IC Compiler為開發(fā)者提供了采用最新的工藝節(jié)點(diǎn)設(shè)計(jì)芯片的可行性，通過3D IC里集成的編譯，開發(fā)者可以通過看到一個(gè)結(jié)果，再去做各種各樣的組合，嘗試能否滿足PPA（Performance Power Area）目標(biāo)的要求。
新思科技和芯和主要是在信號完整、預(yù)熱分析方面進(jìn)行合作。我們把通過3D IC Compiler的設(shè)計(jì)無縫交接到芯和的工具鏈上進(jìn)行分析、處理。從規(guī)劃、路徑的探索，到編譯、集成，再到后面的信號分析，能夠很快地進(jìn)行全鏈路迭代，按照規(guī)定的 PPA要求收斂設(shè)計(jì)。
遠(yuǎn)川：芯和的設(shè)計(jì)平臺，會著重突出芯片，硅中介和PCB三個(gè)層次的聯(lián)合仿真，芯和為什么會突出聯(lián)合仿真？針對聯(lián)合仿真，建模仿真是怎么解決的？
代文亮：其實(shí)挑戰(zhàn)很大，中間的Interposer硅載板，看起來好像很簡單，但是線寬間距都是微米級或者更小。另外一個(gè)就是HBM，不能只放幾根線，而是要放一組線，比如1024根線，一組線一抽的話規(guī)模太大，可能就抽不出來。這種情況就需要比較強(qiáng)有力的工具把差損、串?dāng)_、隔離，全部抽出來，最后帶到io仿真，所以計(jì)算量非常大。
如果 SoC或者io是自己設(shè)計(jì)的話，需要考慮芯片和芯片間的影響，就是上面和下面的影響。所以信號這一塊，一定要支持從納米尺度到微米尺度到厘米尺度的跨尺度分析，規(guī)模會非常大，這種情況就要求一個(gè)能夠?qū)π酒庋b和Interposer都能cover自適應(yīng)的仿真工具。
既要考慮早期的規(guī)劃，如何快速高效來評估設(shè)計(jì)是不是合理。另外還要評估兩個(gè)芯片之間距離跑多遠(yuǎn)，不然差損太大了。后期的話就要做整個(gè)信號的鏈路的驗(yàn)證，而且一定要驗(yàn)證較大規(guī)模的。所以仿真難度是非常大的，芯和在這塊可以給大家提供一個(gè)很好的支撐。
遠(yuǎn)川：3D封裝的EDA解決方案會強(qiáng)調(diào)全流程，兩家公司在推出全流程解決方案的時(shí)候，都做了哪些工作？
朱勇：新思科技的 3D IC Compiler將設(shè)計(jì)的初期規(guī)劃、布線、布局，以及芯和的仿真分析工具都集成到了一個(gè)環(huán)節(jié)里面。此外，我們還提供了可視化圖形界面，讓開發(fā)者能夠更直觀地看到采用3D的堆疊或者2.5D的擺放后，信號互聯(lián)的位置對不對？信號能不能傳過去或者有沒有干擾和錯(cuò)誤？這些都可以在我們的可視化工具中進(jìn)行交互。
代文亮：我們最關(guān)心的就是PPA，從面積上來講，就是從平房到樓房，想把它做得小。
功耗方面，原來從一顆芯片傳到另外一塊，從封裝到PCB，整個(gè)鏈條很長，功耗要大很多。如果直接采用Interposer，距離會很短，功耗就要好很多。
性能方面，帶寬、延時(shí)、功耗都有提升。左邊灰色的部分是我們需要的，首先有封裝（Package），到Die的堆疊（Die Stack），接下來是電源供電（Power Delivery），這一塊怎么去處理，然后還有下面的電源網(wǎng)絡(luò)（Power Grid）。另外還有硅通孔（TSV），包括一些凸塊（Bump），到底該打成什么樣，一個(gè)還是兩個(gè)，還是合到一起來給信號提供支撐。
右邊是仿真驗(yàn)證或者優(yōu)化。首先是模型（model）進(jìn)行提取的時(shí)候，io和整個(gè)3D IC結(jié)構(gòu)的參數(shù)提出來以后，做一些分析，包括timing、power、功耗，還有電源完整性分析，及直流的IR Drop。Signal integrity就是信號完整性，因?yàn)樗俣忍炝?，這種情況下信號完整性、信號質(zhì)量非常關(guān)鍵。
03、3D封裝的發(fā)展?jié)摿?/h2>
遠(yuǎn)川：請兩位專家分別展望一下3D封裝在中國的市場前景？
朱勇：我認(rèn)為，從需求來看，未來幾年到幾十年的范圍里，3D IC在中國市場會呈現(xiàn)爆發(fā)式的增長，這是一個(gè)必然的趨勢。
為了處理越來越大的數(shù)據(jù)量，芯片需要集成更多的功能。一些通用的芯片無法覆蓋所有需求，導(dǎo)致越來越多的應(yīng)用場景需要使用定制化的芯片，也就是專用領(lǐng)域的特定架構(gòu)解決方案（Domain Specific Architecture，DSA）。定制芯片需求越來越多，將提高對于更好、性價(jià)比更高的技術(shù)方案的需求。目前看來，Chiplet和3D IC是一個(gè)行之有效的方法，在未來幾年到十幾年里，客戶需求、應(yīng)用場景都會越來越多。
代文亮：新思、芯和都加入了UCle聯(lián)盟，我們非?？春?D IC的趨勢。另外一方面，中國是硬件之都，實(shí)際上都是在PCB板上集成，那么現(xiàn)在是不是有可能把原來一個(gè)個(gè)Die進(jìn)行封裝的方式，合到一起來走Chiplet的方式，這應(yīng)該是比較高效可行的，而且節(jié)點(diǎn)也不受大限制，所以我認(rèn)為這是比較好的契機(jī)。AMD、英偉達(dá)、Amazon、英特爾都在走這條路，我們大陸的客戶更需要走這條路。
因?yàn)榇蠹沂峭ㄟ^編程的方式來實(shí)現(xiàn)一些算法，這種情況下程序有bug就要修，每次都去找SoC，周期就很長。如果走Chiplet，把其中一塊換掉，效率很快就提高了，周期也比較短，也可以迭代得非常漂亮。另外一方面，這也是對知識產(chǎn)權(quán)的一種保護(hù)。
現(xiàn)在芯和聯(lián)合新思在中國大陸做了一個(gè)全鏈路的支撐，一個(gè)完整的3D封裝設(shè)計(jì)平臺，所以我們有很好的本土支持。我相信國內(nèi)的Foundry廠和封裝廠，現(xiàn)在已經(jīng)都動(dòng)起來，在做這件事。
遠(yuǎn)川：國內(nèi)的Chiplet市場大概什么時(shí)候會爆發(fā)？哪些應(yīng)用會率先落地？
朱勇：對性能有極致追求的應(yīng)用，勢必要用Chiplet或者3D IC的解決方案。對性能有極致追求，意味著要把晶體管的密度做得越來越高，速度越來越快。另外一個(gè)是數(shù)據(jù)處理，數(shù)據(jù)交互將對帶寬、吞吐量和速度提出更高的要求，導(dǎo)致芯片會越來越復(fù)雜、越來越大，要求遠(yuǎn)遠(yuǎn)超過了目前的工藝節(jié)點(diǎn)能夠滿足的PPA目標(biāo)和成本，目前看來，在這種場景下就只能采用 Chiplet和3D IC技術(shù)。
率先會落地的應(yīng)用包括了高性能計(jì)算HPC、個(gè)人用的平板電腦、高性能的 GPU，以及目前在汽車上集成的芯片。傳統(tǒng)的 PCB板級的互聯(lián)數(shù)據(jù)吞吐量和性能已經(jīng)滿足不了不同功能模塊的芯片之間的互動(dòng)，只能再往上走一層到Interposer層才能滿足這個(gè)級別的數(shù)據(jù)吞吐量。
遠(yuǎn)川：聽說臺積電的 CoWoS成本非常貴，幾乎相當(dāng)于Die的成本， TSV就更貴了，是否高封裝成本會限制Chiplet去擴(kuò)大應(yīng)用？
代文亮：有這么一個(gè)說法，畢竟Chiplet是比較高端的一個(gè)技術(shù)，如果芯片的出貨量少于100萬顆，不太建議走這條路，這是一個(gè)硬指標(biāo)。
朱勇：大家都知道Chiplet、3D IC技術(shù)非常先進(jìn)，但并不是所有的設(shè)計(jì)都要采用它們。把功能模塊切割得太小，從經(jīng)濟(jì)效率來說是不合算的。只有當(dāng)做大芯片的難度或者良率成本，超過了通過Chiplet集成的成本，才會有收益。切割得越小，集成的難度越大，復(fù)雜度越高，也將付出更多額外的成本。比如，把原來一顆800平方毫米的芯片切割成4顆200平方毫米的芯片，把它們集成起來一定會產(chǎn)生一些冗余。所以，并不是切割得越細(xì)越小就越好，我們需要考慮邊際效應(yīng)。
04、尾聲
3月初，英特爾、高通、臺積電、三星等十大芯片行業(yè)龍頭聯(lián)合成立了Chiplet標(biāo)準(zhǔn)聯(lián)盟，正式推出通用Chiplet高速互聯(lián)標(biāo)準(zhǔn)“UCIe”。另一邊，蘋果在今年的春季發(fā)布會上推出M1 Ultra芯片，也采用了類Chiplet技術(shù)。
簡單來說，Chiplet就是將多個(gè)滿足特定功能的模塊芯片與底層基礎(chǔ)芯片封裝在一起。但是想要實(shí)現(xiàn)芯片之間的聯(lián)通并不是一件易事，信號完整性及其相互之間的耦合都是問題。面對這樣的難題，芯和聯(lián)合新思推出的3D IC封裝設(shè)計(jì)分析平臺主要做了兩件事：
一是“shift left”，為開發(fā)者提供一個(gè)可視化開發(fā)的環(huán)境，能夠提前做各種各樣的嘗試，達(dá)到更快的收斂、迭代。二是聯(lián)合仿真，著重突出芯片、硅中介和PCB三個(gè)層次的聯(lián)合仿真，支持從納米尺度到微米尺度到厘米尺度的跨尺度分析。這也使3D IC封裝設(shè)計(jì)分析平臺成為推動(dòng)3D封裝潮流的有力武器。
從技術(shù)的角度，我們當(dāng)然期待芯片面積越來越??；而考慮商業(yè)角度，性價(jià)比才是最重要的。二者并不矛盾， 3D封裝同時(shí)兼具技術(shù)與商業(yè)價(jià)值，提供了邊際效應(yīng)下的最優(yōu)解。
可以預(yù)見的是，在不遠(yuǎn)的未來，當(dāng)“微縮化”難以擔(dān)當(dāng)牽引摩爾定律繼續(xù)前進(jìn)的重任，采用Chiplet尖端封裝技術(shù)，即3D封裝，的確是摩爾定律的“續(xù)命良藥”。
