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作者：暢秋
在高性能計算系統(tǒng)，特別是AI服務(wù)器中，內(nèi)存（DRAM）的容量和帶寬指標越來越重要，因為處理器需要處理巨量數(shù)據(jù)，傳統(tǒng)DRAM已經(jīng)無法滿足需求。目前，HBM是當紅炸子雞。
相對于傳統(tǒng)DRAM，HBM的制造要復雜很多，它需要將多個DRAM裸片堆疊在一起，這就需要用到較為先進的封裝技術(shù)了。隨著技術(shù)進步和市場需求的變化，HBM堆棧的密度也在增加，有機構(gòu)統(tǒng)計，按照當下的勢頭發(fā)展下去，將從2022年的16GB增加到2027年的48GB，DRAM大廠美光更加樂觀，預計2026年將出現(xiàn)64GB的HBMNext（HBM4），堆疊層數(shù)能達到16，這樣，使用16個32Gb的DRAM裸片就可以構(gòu)建64GB的HBM模塊，這需要存儲器制造商進一步縮小DRAM裸片的間距，需要用到新的生產(chǎn)技術(shù)，特別是更好的封裝技術(shù)。
通常情況下，HBM堆棧使用硅通孔（TSV）垂直連接多個DRAM裸片，這種帶有TSV的堆疊架構(gòu)允許非常寬的內(nèi)存接口（1024位）、高達36GB、64GB的內(nèi)存容量，并可實現(xiàn)超過1TB/s的帶寬。生產(chǎn)HBM堆疊芯片比生產(chǎn)傳統(tǒng)的DRAM要復雜得多。
首先，用于HBM的DRAM裸片與典型DRAM（例如DDR4、DDR5）完全不同，內(nèi)存生產(chǎn)商必須制造出足量的DRAM裸片，并對它們進行測試，然后將它們封裝在預先測試好的高速邏輯芯片層之上，最后測試整個封裝。這個過程既昂貴又耗時。以最新量產(chǎn)的HBM3E為例，其芯片尺寸大約是同等容量DDR5的兩倍，除了邏輯層和DRAM層，還需要一個接口層，如此復雜的封裝堆棧，會影響良率。因此，隨著HBM的發(fā)展，堆疊層數(shù)不斷增多，封裝復雜度也在增加，其制造難度越來越大，且良率難以提升。
?01、3D DRAM接力
HBM并不是高性能計算系統(tǒng)用內(nèi)存的最終形態(tài)，從各大存儲器廠商的研發(fā)方向來看，在存算一體徹底解決“存儲墻”問題、相關(guān)芯片技術(shù)成熟并實現(xiàn)量產(chǎn)之前，3D DRAM將是HBM的繼任者。
傳統(tǒng)DRAM需要復雜的讀寫數(shù)據(jù)操作流程，而3D DRAM可以通過垂直堆疊的存儲單元直接存取和寫入數(shù)據(jù)，顯著提高了存取速度。3D DRAM的優(yōu)勢不僅包括高容量和快速數(shù)據(jù)訪問，還具有低功耗和高可靠性特點，可以滿足各種應(yīng)用需求。
這里先簡單介紹一下DRAM的基本結(jié)構(gòu)。DRAM單元電路由一個晶體管和一個電容器組成，晶體管負責傳輸電流，使信息（位）能夠被寫入或讀取，電容器則用于存儲位。DRAM由被稱為“位線(BL)”的導電材料組成，位線提供注入晶體管的載流子（電流）。晶體管就像一個閘門，可以打開（接通）或關(guān)閉（斷開），以保持或停止電流在器件內(nèi)的流動。這種柵極狀態(tài)由施加在被稱為“字線(WL)”的接觸導電結(jié)構(gòu)上的電壓偏置來定義，如果晶體管導通，電流將流過晶體管到達電容器，并存儲在電容器中。電容器需要有較高的深寬比，這意味著它的高度遠大于寬度。在一些早期的DRAM中，電容器的有源區(qū)被嵌入到硅襯底中，在最近幾代DRAM中，電容器則是在晶體管頂部進行加工。
3D DRAM是將DRAM單元垂直堆疊，是一種具有全新結(jié)構(gòu)的存儲芯片，打破了原有的模式，它有些類似已經(jīng)成熟的3D NAND單元垂直堆疊，但制造難度比3D NAND大。3D DRAM不是簡單地將2D DRAM組件堆疊在一起，也不同于HBM，需要重新設(shè)計DRAM架構(gòu)，需要用到一些先進的晶體管制造技術(shù)和先進封裝技術(shù)。
3D DRAM設(shè)計重點是解決制程節(jié)點微縮和多層堆疊的難題，另外，還有電容器和晶體管微縮，以及單元間連接和通孔陣列，還要制定相應(yīng)的工藝規(guī)格。通過垂直堆疊，3D DRAM芯片將單位面積的容量增加3倍。3D DRAM與HBM在設(shè)計和制造層面都是不一樣的。
據(jù)The Elec報道，三星和SK海力士都已將混合鍵合確定為未來制造3D DRAM的關(guān)鍵封裝技術(shù)。據(jù)悉，三星計劃在2025年推出3D DRAM芯片，SK海力士還沒有確定具體時間。目前，三星和SK海力士使用微凸塊來連接DRAM模塊，混合鍵合技術(shù)可以通過使用硅通孔垂直堆疊芯片，以消除對微凸塊的需求，從而顯著減少芯片厚度。
?02、制造3D DRAM，要解決幾個問題
為了推進DRAM制程微縮，需要將2D DRAM組件側(cè)放并堆疊起來，但這會面臨一些難題：水平方向需要橫向刻蝕，但由于凹槽尺寸差異很大，橫向刻蝕非常困難；在堆棧刻蝕和填充工藝中需要使用不同的材料，這給制造帶來了困難；連接不同3D組件時存在集成難題。在制造3D DRAM時，需要縮短電容器(Cap)的長度（電容器的長度不能和高度一樣），并進行堆疊，以提升單位面積的存儲單元數(shù)量。
圖：2D DRAM架構(gòu)垂直定向視圖（左圖），將其翻轉(zhuǎn)并將結(jié)構(gòu)堆疊在一起（右圖）的做法不可行的主要原因是需要刻蝕橫向空腔，并將其以不同的橫向深度填充到硅有源區(qū)中。上圖表示的結(jié)構(gòu)不變，將其順時針旋轉(zhuǎn)90度，結(jié)構(gòu)將處于自上而下的視圖中。在這個方向上，可以堆疊納米薄片。但是，這種情況下，原始設(shè)計顯示的區(qū)域非常密集，因此，位線和電容器需要自上而下地進行工藝處理，并且距離很近。要實現(xiàn)這種方向的3D堆疊，需要重新設(shè)計架構(gòu)。
除了要設(shè)計新架構(gòu)，還必須改變3D DRAM的金屬化和連接性，需要設(shè)計新方法來促使電流通過中央的位線堆疊，包括連接各層的水平MIM（金屬－絕緣層－金屬）電容器陣列，以及將柵極包裹在晶體管周圍（柵極全包圍）。其原理是，當電流通過時，只有目標位線（層）被激活，在被激活的層中，電流可以連接到正確的晶體管。還有硅通孔陣列問題。
為了避免3D NAND中使用的臺階式結(jié)構(gòu)的局限性，需要引入穿過硅堆棧層且可以在特定層停止（每層一個通孔）的通孔陣列結(jié)構(gòu)，將接觸點置于存儲單元內(nèi)部。溝槽制作完成后，可以引入只存在于側(cè)墻的隔離層。高溝槽用于引入刻蝕介質(zhì)以去除硅，然后在空溝槽中引入導電金屬。其結(jié)果是，頂部的每個方格（下面最后三張圖片中的淺綠色和紫色方框）只與下面的一層連接。
工藝方面，需要獨特且創(chuàng)新的工藝，3D DRAM是一種前沿設(shè)計，要想實現(xiàn)量產(chǎn)，采用的工藝和設(shè)計是從未見過或嘗試過的。
?03、3D封裝助陣
以上介紹的是3D DRAM在芯片設(shè)計和制造工藝方面的挑戰(zhàn)和解決思路，相應(yīng)的裸片制造出來后，需要更適合、更先進的封裝技術(shù)，將這些DRAM裸片和邏輯等功能部分有機地結(jié)合在一起，才能使應(yīng)用效能最大化。越需要用到先進封裝的地方，說明被封裝的裸片越小，封裝在一起的整體復雜度越高，3D DRAM則充分涵蓋了這兩點。
先進封裝包括2.5D和3D封裝，2.5D 難以滿足3D DRAM封裝要求，必須采用垂直堆疊超小型構(gòu)建塊（DRAM裸片），并通過硅通孔實現(xiàn)互連的3D封裝。在2.5D封裝中，邏輯單元、內(nèi)存或其它類型的芯片使用倒裝芯片方法水平堆疊在硅中介層上，用微凸塊連接不同芯片的電子信號，通過中介層中的硅通孔連接到下面的金屬凸塊，然后封裝到IC基板上，在芯片和基板之間建立更緊密的互連。
從側(cè)面看，雖然芯片是堆疊的，但本質(zhì)仍然是水平封裝（傳統(tǒng)芯片封裝都是水平的）。不過，與傳統(tǒng)封裝相比，2.5D封裝中的裸片大小和間距小了很多，接近3D封裝。
3D封裝要將多個裸片（面朝下）堆疊在一起，直接使用硅通孔垂直堆疊，將上方和下方不同裸片的電子信號連接起來，實現(xiàn)真正的垂直封裝。目前，越來越多的 CPU、GPU和內(nèi)存開始采用3D封裝技術(shù)。
到了3D封裝階段，混合鍵合技術(shù)幾乎是必選項?；旌湘I合是芯片封裝工藝中使用的芯片鍵合技術(shù)之一，常用的商用技術(shù)是“Cu-Cu混合鍵合”。使用Cu-Cu混合鍵合，金屬觸點嵌入到介電材料中，通過熱處理工藝，這兩種材料結(jié)合在一起，利用固態(tài)銅金屬的原子擴散來實現(xiàn)鍵合。這種方法解決了以前倒裝芯片鍵合工藝中遇到的挑戰(zhàn)?；旌湘I合不是唯一的先進封裝技術(shù)，但它提供了最高密度的垂直堆疊。
封裝中的微凸起占用的體積使得堆棧太高，無法放入帶有GPU或CPU的封裝中，混合鍵合不僅會縮小DRAM裸片的高度，還可以更容易地從封裝中去除多余的熱量，因為這種封裝各層之間的熱阻較小。與倒裝芯片鍵合相比，混合鍵合具有多種優(yōu)勢，它允許實現(xiàn)超高的I/O數(shù)量和更長的互連長度，通過使用介電材料代替底部填料進行粘接，消除了填充成本。
此外，與晶圓上的芯片鍵合相比，混合鍵合的厚度最小，這對于需要堆疊多層芯片的3D DRAM封裝特別友好，因為混合鍵合可以顯著降低整體厚度。
?04、三大廠商的3D DRAM制造進展
目前，三星、SK海力士和美光這三大存儲芯片廠商都在研發(fā)3D DRAM，相應(yīng)的制造工藝和封裝技術(shù)也在同步開發(fā)中。美光從2019年起就開始了3D DRAM的研究，擁有30多項與3D DRAM相關(guān)的專利，獲得的專利數(shù)量是三星和SK海力士的2~3倍。
近些年，三星一直在進行3D DRAM的研究，并推出了業(yè)界首個12層3D-TSV技術(shù)。2023年，在日本舉行的“VLSI研討會”上，三星電子發(fā)表了一篇包含3D DRAM研究成果的論文，并展示了3D DRAM芯片內(nèi)部結(jié)構(gòu)的圖像。據(jù)消息人士稱，2023年5月，三星電子在其半導體研究中心內(nèi)組建了一個開發(fā)團隊，大規(guī)模生產(chǎn)4F2結(jié)構(gòu)DRAM。由于DRAM單元尺寸已達到極限，三星想將4F2應(yīng)用于10nm級工藝或更先進制程的DRAM。如果三星的4F2 DRAM存儲單元結(jié)構(gòu)研究成功，在不改變制程的情況下，裸片面積可比現(xiàn)有6F2 DRAM存儲單元減少約30%。
據(jù)悉，三星已經(jīng)將3D DRAM堆疊至16層。SK海力士正在為將來的DRAM開發(fā)IGZO通道材料，它可以改善DRAM的刷新特性。據(jù)悉，IGZO薄膜晶體管憑借其適中的載流子遷移率、極低的漏電流以及基板尺寸的可擴展性，在顯示面板行業(yè)長期得到應(yīng)用。它可以成為未來 DRAM 可堆疊通道材料的候選方案。最近，在夏威夷舉行的VLSI 2024峰會上，SK海力士發(fā)布了3D DRAM的最新研究成果，其5層堆疊的3D DRAM良率已達56.1%。此外，SK海力士的實驗性3D DRAM在性能上已展現(xiàn)出與2D DRAM相媲美的特性，但是，在實現(xiàn)商業(yè)化之前，仍需進行大量的技術(shù)驗證和優(yōu)化工作。
?05、結(jié)語
作為芯片行業(yè)的大宗商品，DRAM本來就具有龐大的市場份額，如今，在高性能計算需求的推動下，各種新的內(nèi)存技術(shù)和產(chǎn)品依次出現(xiàn)，給這一本來就很熱鬧的市場增添了更多看點。
隨著AI服務(wù)器的發(fā)展，HBM迅速走紅，相關(guān)芯片的制造和封裝是當下產(chǎn)業(yè)的熱點話題。隨著應(yīng)用的發(fā)展和技術(shù)水平的提升，未來幾年，3D DRAM很可能會替代當下HBM的行業(yè)地位，因此，相關(guān)芯片制造和半導體設(shè)備廠商都在研發(fā)上投入越辣越多的資源，不斷蓄力。就芯片制造和封裝而言，3D DRAM還需要繼續(xù)攻關(guān)，距離量產(chǎn)還有一段時間。
對此，SK海力士指出，雖然3D DRAM有著巨大的發(fā)展?jié)摿?，但在實現(xiàn)商業(yè)化之前仍然需要做大量工作。目前，3D DRAM表現(xiàn)出的性能特征依然很不穩(wěn)定，需要達到32~192層堆疊的存儲單元才能廣泛使用。
下載ECAD模型
