負載電容究竟有多重要？看完本文你就明白了

why care 負載電容

負載電容（load capacitance）常用的標準值有 12.5 pF，16 pF，20 pF，30pF，負載電容與石英諧振器一起決定振蕩器的工作頻率，通過調(diào)整負載電容，一般可以將振蕩器的工作頻率調(diào)到標稱值。

負載電容和諧振頻率之間的關系不是線性的，負載電容變小時，頻率偏差量變大；負載電容提高時，頻率偏差減小。下圖是一個晶體的負載電容和頻率的誤差的關系圖。

圖 1、晶振誤差— 負載電容（22 pF 負載電容）

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負載電容的定義

從石英晶體插腳兩端向振蕩電路方向看進去的全部有效電容為該振蕩電路加給石英晶體的負載電容。石英晶體的負載電容的定義如下式：

圖 1 中標示出了 C_G，C_D，C_S的的組成部分。

圖 1、晶體振蕩電路的概要組成

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C_G指的是晶體振蕩電路輸入管腳到 gnd 的總電容（比如 USB PHY 的 USB_XI 信號到地）。容值為以下三個部分的和。

● USB_XI 管腳到 gnd 的寄生電容, C_i

● 晶體 - 震蕩電路 XI 的 PCB 走線到到 gnd 的寄生電容，C_PCBXI

● 電路上另外增加的并聯(lián)到 gnd“負載電容”, C_L1

C_D指的是晶體振蕩電路輸入管腳到 gnd 的總電容（比如 USB PHY 的 USB_XO 信號到地）。容值為以下三個部分的和。

● USB_XO 管腳到 gnd 的寄生電容, C_o

● 晶體 - 震蕩電路 XO 的 PCB 走線到到 gnd 的寄生電容，C_PCBXO

● 電路上另外增加的并聯(lián)到 gnd“負載電容”, C_L2

?C_S指的晶體兩個管腳之間的寄生電容（shunt capacitance），在晶體的規(guī)格書上可以找到具體值，一般 0.2pF~8pF 不等。如圖二是某 32.768KHz 的電氣參數(shù)，其寄生電容典型值是 0.85pF（在表格中采用的是 Co）。

圖 2、某晶體的電氣參數(shù)

C_i?以及 C_o?的取值，一般可以在芯片手冊上查詢到。比如圖三是某芯片的 XI/XO 的寄生電容值。

圖 3、某芯片的輸入電容

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C_L1/C_L2的計算過程

一般我們會說，計算晶體振蕩電路的負載電容，事實上是根據(jù)晶體規(guī)格書上標稱的負載電容，計算出實際需要在晶體兩端安裝的電容 C_L1以及 C_L2的值。

假設我們需要計算的電路參數(shù)如下所述。芯片管腳的輸入電容如圖三 CN56XX 所示，C_i=4.8pF；所需要采用的晶體規(guī)格如圖二所示，負載電容 C_L=12.5pF，晶體的寄生電容 C_S=0.85pF。

我們可以得到下式：

為了保持晶體的負載平衡，在實際應用中，一般要求 CG=CD，所以進一步可以得到下式：

根據(jù) C_G的組成部分，可以得到：

C_G=C_i+C_PCBXI+C_L1=23.3pF

晶體布線時都會要求晶體盡量靠近振蕩電路，所以 C_PCBXI一般比較小，取 0.2pF；C_i=4.8pF。所以最終的計算結(jié)果如下：(C_L2的計算過程類似)

C_L1=C_L2=18.3pF≈18pF

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例外情況

現(xiàn)在有很多芯片內(nèi)部已經(jīng)增加了補償電容（internal capacitance），所以在設計的時候，只需要選按照芯片 datasheet 推薦的負載電容值的選擇晶體即可，不需要額外再加電容。但是因為實際設計的寄生電路的不確定性，最好還是預留 C_L1/C_L2的位置。

以上的計算都是基于 C_G=C_D的前提，的確有一些意外情況，比如 cypress 的帶 RTC 的 nvsram 的時鐘晶體要求兩邊不對稱，但是幸運的是，cypress 給出了詳細的計算過程以及選型參考。

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