一文看懂ECL/PECL/LVPECL信號的相同與不同

ECL 電路簡介
ECL 電路（即發(fā)射極耦合邏輯電路 Emitter-Couple Logic）是一種非飽和型的數(shù)字邏輯電路，電路內(nèi)晶體管工作在線性區(qū)或截止區(qū)，速度不受少數(shù)載流子的存儲時間的限制，所以它是現(xiàn)有各種邏輯電路中速度最快的一種, 能滿足高達 10Gbps 工作速率。最先由 Motorola 公司提出 ECL 標準。ECL 的主要分類如下。

PECL 即 Positive Emitter-Couple Logic，也就是正發(fā)射極耦合邏輯的意思，使用 5.0V 電源。PECL 是由 ECL 演變而來的，ECL 即 Emitter-Couple Logic，也就是發(fā)射極耦合邏輯。ECL 有兩個供電電壓 V_CC和 V_EE。當 V_EE接地時，V_CC 接正電壓時，這時的邏輯稱為 PECL；當 V_CC 接地時，V_EE接負電壓時，這時的邏輯成為 NECL，V_EE一般接 -5.2V 電源；一般狹義的 ECL 就是指 NECL。由于 PECL/LVPECL 可以和系統(tǒng)內(nèi)其他電路共用一個正電源供電，所以 PECL/ LVPECL 相對于 ECL 應用更為廣泛。起初的 PECL 器件是將 V_CC接+5V，后來為了直接利用廣泛使用的 3.3V 和 2.5V 電壓,出現(xiàn)了 V_CC=3.3V/2.5V 的 LVPECL(Low Voltage PECL)。

PECL/LVPECL 電路結(jié)構(gòu)

PECL 的輸入是一個具有高輸入阻抗的差分對，該差分對的共模電壓需要偏置到 V_BB =V_CC-1.3V，這樣允許的輸入信號電平動態(tài)最大。對于不同芯片的輸入級，信號允許的共模電平可能會有些差異，請參考相應的 datasheet。有部分芯片在內(nèi)部已經(jīng)集成了偏置電路，使用時直接連接即可，有的芯片沒有加，使用時需要在芯片外部加直流偏置。

PECL 的標準輸出負載是串聯(lián) 50ohm 至 V_CC-2V 的電平上，在這種負載條件下，OUT+與 OUT- 的共模電壓是 V_BB=V_CC-1.3V，OUT+/OUT- 的輸出的平均電流為 14mA。

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ECL 電路優(yōu)缺點

1、ECL 邏輯的優(yōu)點：

1）扇出能力強。ECL 輸出阻抗低(6~8ohm)，輸出阻抗高(通常為 10kohm)，所以扇出系數(shù)很高。

2）噪聲低，對電源要求低。ECL/PECL 器件對電源電壓的同步變化是不太敏感的，因此可以在 ECL 某些應用中相對地放松對電源波紋、偏差和分配的要求。有時允許電路的電源電壓范 ECL 圍可寬至 10％。由于差分電路兩臂交替工作，電路工作時電源電流基本上恒定（不隨邏輯狀態(tài)變化而變化，也不隨工作頻率增加而增加），因此可以考慮放寬對電源內(nèi)阻的要求。

3）速度快。晶體管工作時不進入飽和狀態(tài)，只工作在線性區(qū)和截止區(qū)，沒有少數(shù)載流子的存儲現(xiàn)象，開關時間大為縮短；集電結(jié)電容大大減小，RC 時間常數(shù)也相應減小，電路的傳輸延遲時間就很短；電路的邏輯電平擺幅?。▎味诵∮?850mV），在動態(tài)轉(zhuǎn)換過程中各個結(jié)上的電壓變化對結(jié)電容（包括寄生電容）的充放電時間很短。

2、ECL 邏輯的缺點：

1）ECL 的缺點也很明顯，那就是功耗大?？梢哉f，ECL 的高速性能是用高功耗為代價換來的。

ECL 信號互連

ECL 邏輯的高低電平之差一般為 800mV，其中心參考電平（共模電壓）V_BB根據(jù) V_CC變化，一般為 V_CC-1.3V。因此，PECL 的電平隨 V_CC的不同而不同。如：

PECL：

V_BB=5V-1.3V=3.7V，V_OH=4.1V，V_OL=3.3V；

LVPECL：

V_BB=3.3V-1.3V=2V，V_OH=2.4V，V_OL=1.6V；

V_BB=2.5V-1.3V=1.2V，V_OH=1.6V，V_OL=0.8V；

NECL：（V_EE =-5V、-3.3V、-2.5V；V_CC=0V），

V_BB?=0V-1.3V= -1.3V，V_OH = -0.9V，V_OL =-1.7V。

當然，以上的直流特性只是對一般而言，實際上到具體的器件上還是會稍有不同，同一器件的輸入和輸出也不一樣。在設計的時候，都應該參考相應器件的 datasheet 來獲得其準確的電氣特征。

關于直流特性，還有很重要的一點就是兩個 ECL 器件之間的接口匹配，也就是說，我們要特別關注 Driver 的輸出是否在 Receiver 的輸入的容差范圍之內(nèi)。我們稱這個容差范圍為“接收窗口”。如果 Driver 的輸出沒有落在這個接收窗口之內(nèi)，就有可能造成接收端的誤判，從而造成設計上的失敗。

因此看兩個 ECL 器件是否能夠互連，對于 Driver，只要是從 DATASHEET 中得到其輸出高電平 V_OH和輸出低電平的 V_OL的范圍；對于 Receiver，只要看其關于接收窗口的一些指標，分兩種情況。

1、單端信號

如果 ECL 用作單端信號的話（這種情況并不多見），互連分析得方法與 LVTTTL，COMS 等單端信號的方法類似。

需要關注的是輸入高電平 V_IH和輸入低電平 V_IL的最大和最小值，V_IH的最大和最小值構(gòu)成了 V_IH的接收窗口，V_IL的最大和最小值構(gòu)成了 V_IL的接收窗口。如下圖：

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當 Driver 的 V_OH范圍全部落入 Receiver 的 V_IH窗口之內(nèi)，Driver 的 V_OL范圍全部落入 Receiver 的 V_IL窗口之內(nèi)時，可以保證 Receiver 可以正確接收 Driver 的輸出，否則會有潛在的互連不正確甚至損壞器件的可能。

2、差分信號

對于差分信號，要關注的指標是輸入共模電平 VCM 和差分信號 VDIFF 范圍。

如某器件的某輸入口工作在 LVPECL 模式下。其指標如下（AVDDH=2.5V）：

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那么其接收窗口如下圖所示，圖中標出了共模電壓為最大或者最小時，其允許的最大單端電壓。

只要落在這個范圍內(nèi)的差分信號，即同時滿足：

1．輸出|VDIFF|大于 300mV；

2．輸出共模信號 V_BB位于 400 mV 到 2000mV 之間；

3．輸出的單端信號不能超過 V_CC或者 V_EE；

滿足以上條件的差分信號都可以被正確接收?？梢宰⒁獾剑绻材Ｐ盘柋欢私拥?V_BB =V_CC-1.3V，接受窗口最大。

由上可見，差分信號有比單端信號寬得多的接收窗口，這也是高速應用中差分信號被普遍采用的原因之一。