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作者?|??ZeR0? ? 編輯?|??漠影
邁向Chiplet時代！中國生態(tài)發(fā)展正當時。?
芯東西8月9日報道，今日中國Chiplet開發(fā)者大會在無錫舉行。近年來，集成電路行業(yè)因摩爾定律逐漸失效而陷入困境。Chiplet（芯粒）技術(shù)作為熱門的“換道超車”的技術(shù)方案受到廣泛關(guān)注。作為先進封裝技術(shù)的代表，Chiplet將復(fù)雜芯片拆解成一組具有單獨功能的小芯片單元die（裸片），通過die-to-die的方式將模塊芯片和底層基礎(chǔ)芯片封裝組合在一起，形成系統(tǒng)芯片。
通過這種方式，不同工藝節(jié)點的Chiplet可以被搭配組合，從而創(chuàng)建具有不同功能集的產(chǎn)品，這樣既能滿足日益多元化、差異化的下游需求，又相較整塊芯片采用先進制程顯著降低成本。
中國工程院院士許居衍在會上致辭，中國工程院院士鄔江興，芯耀輝科技聯(lián)合創(chuàng)始人、總裁兼CTO李孟璋，蘇州銳杰微董事長方家恩，上海芯和半導體聯(lián)合創(chuàng)始人、高級副總裁代文亮，北京超摩科技CEO范靖，深圳奇普樂CEO許榮峰等產(chǎn)學界專家同臺，通過一系列干貨豐富的報告分享，對中國Chiplet產(chǎn)業(yè)鏈各環(huán)節(jié)的關(guān)鍵技術(shù)、應(yīng)用進展、機遇與挑戰(zhàn)等熱點議題集中探討。
01.許居衍院士：芯粒是一種“新IP”，將改變設(shè)計范式
在致辭環(huán)節(jié)，中國工程院院士許居衍提出四點建議：1）研討芯粒內(nèi)涵，引導共識；2）轉(zhuǎn)化潛在優(yōu)勢，貢獻智慧；3）學術(shù)研討同時，推動實踐；4）建言政府關(guān)注，尋求支持。
他談道，芯粒不是早就有之，而是軟、硬IP之外的一種“新IP”，芯粒是單片無法提高功能數(shù)和算/存力發(fā)展階段的產(chǎn)物。一方面，功能數(shù)、異構(gòu)性增加，而單片又受限于光罩尺寸，要求功能分解再堆疊集成；另一方面，算力、存力增加，而架構(gòu)又受限于存貯程序，要求近存計算。隨著應(yīng)用進入高算力時代，這些因素推動硅單片集成走向基于芯粒的異構(gòu)集成。
許居衍院士說，芯粒將改變Fabless、電子系統(tǒng)的“設(shè)計范式”。芯粒在成就“巨大”芯片的同時，也改變了單片SoC集成的難處。它便于靈活“混合-搭配”，使定制專用（DSA）在“市場小”下成為可能，使設(shè)計電路如同“搭積木”成為可能。它也便于電子設(shè)備小型化，基于芯粒的異構(gòu)堆疊集成使“板”上芯片小型化，既能緩解熱分布問題，又能“拉近”存算功能。
目前我國在芯粒領(lǐng)域的優(yōu)勢包括：建設(shè)首個“國家IC特色工藝與封測制造業(yè)創(chuàng)新中心”，擁有全球前四、國內(nèi)最早進入先進封裝的企業(yè)，已提出兩種芯粒互聯(lián)協(xié)議標準，擁有晶圓制造線和掩膜制造企業(yè)、集成電路與微系統(tǒng)國家重點實驗室、一度領(lǐng)先全球的超級計算機太湖之光等等。
在兼顧學術(shù)與實踐方面，許居衍院士探討了一些可能的途徑：1）以高性能計算（太湖之光）為抓手，對之進行“功能分解”，對需要新增添的異構(gòu)性以及相應(yīng)技術(shù)（如EDA）一一列出，尋找解決辦法。2）在時期成熟基礎(chǔ)上，以MPW形式，制造掩膜、流片。3）在現(xiàn)有基礎(chǔ)上，集中優(yōu)選一、兩種先進封裝，進行工程化開發(fā)。
最后，他呼吁政府提供準確的發(fā)展方向、詳細的路徑，為芯粒產(chǎn)業(yè)發(fā)展提供支持。
02.鄔江興院士：SDSoW是中國內(nèi)涵自信自強“芯”基石
隨后，中國工程院院士鄔江興進行報告分享。他談道，Chiplet是世界集成電路發(fā)展新方向，隨著標準及工具的統(tǒng)一和生態(tài)爆發(fā)，Chiplet迎來快速發(fā)展，Chiplet工藝加速涌現(xiàn)和成熟，英特爾、英偉達、AMD、蘋果、特斯拉、Cerebras等均推出相關(guān)產(chǎn)品，Chiplet封裝產(chǎn)能呈現(xiàn)供不應(yīng)求的趨勢。
要想不被“卡脖子”，方向/路線選擇至關(guān)重要。如何實現(xiàn)體系結(jié)構(gòu)融合集成電路工藝進步的創(chuàng)新？鄔江興院士強調(diào)，互連體制創(chuàng)新是必要前提。受人腦啟迪，其團隊在2008年提出軟件定義計算結(jié)構(gòu)，2009年提出軟件定義互連概念，2019年推出世界首款SDI芯片——軟件定義支持RapidIO、Ethernet和FC協(xié)議的互連芯片。
鄔江興院士介紹了一種融合創(chuàng)新路線——軟件定義晶上系統(tǒng)（SDSoW），它由晶上封裝系統(tǒng)（CoWoS）和領(lǐng)域?qū)Ｓ密?a class="article-link" target="_blank" href="/tag/%E7%A1%AC%E4%BB%B6/">硬件協(xié)同計算架構(gòu)（DSA）組合，形成連乘效應(yīng)。芯東西曾在《僅靠Chiplet，救不了中國芯》文章中對SDSoW技術(shù)路線進行詳細報道。
Chiplet是“微電子”視角的芯片工程技術(shù)路線創(chuàng)新，而SDSoW是“系統(tǒng)”視角的系統(tǒng)工程技術(shù)路線創(chuàng)新，SDSoW比Chiplet具有更高的技術(shù)維度。SDSoW既要復(fù)用Chiplet的芯粒、工藝、工具等共性技術(shù)，又要擴展開發(fā)大尺寸晶圓基板、大規(guī)模芯粒集成、軟件定義結(jié)構(gòu)設(shè)計等工藝、工具等個性技術(shù)；既要能破解當下“被卡脖子”的困局，又能變革傳統(tǒng)的系統(tǒng)工程技術(shù)路線。
鄔江興院士總結(jié)說，SDSoW可獲得指數(shù)量級系統(tǒng)性增益，僅靠微電子工藝技術(shù)進步無法獲得體系結(jié)構(gòu)帶來的連乘增益，SDSoW既是突破制裁封鎖時局的一條生路，也可在系統(tǒng)級產(chǎn)品上獲得“與高手博弈”的能力。
03.超摩科技范靖：高性能CPU Chiplet面臨四大挑戰(zhàn)，大量“靈魂問題”待解
北京超摩科技CEO范靖重點探討了高性能CPU Chiplet設(shè)計中的挑戰(zhàn)與機遇，并拋出一連串的“靈魂問題”。
范靖說，AI大模型時代需要更高性能的緊耦合的CPU，構(gòu)建大模型所需超高算力系統(tǒng)離不開高性能CPU、離不開高性能低延遲緩存一致性互連。Chiplet技術(shù)的應(yīng)用是大勢所趨，是半導體產(chǎn)業(yè)摩爾定律之后的新增長曲線和必然路徑。據(jù)悉，目前超過25%的高性能CPU和GPU都采用了Chiplet技術(shù)設(shè)計，包括英特爾、AMD、英偉達、海思、Marvell、亞馬遜等等。
Chiplet技術(shù)為高性能CPU設(shè)計帶來了革新性機會，有助于打破芯片總線邊界、算力上限、緩存容量上限，能夠助力高性能芯片降低開發(fā)及量產(chǎn)成本、加快芯片開發(fā)周期、發(fā)揮靈活性優(yōu)勢。
Chiplet技術(shù)也為國產(chǎn)先進工藝下量產(chǎn)CPU帶來的機遇：1）在工藝不成熟、沒IP可用的情況下，只需要STD、SRAM就行；2）在良率不高的情況下，Chiplet的好處是良率提升；3）在產(chǎn)能不高的情況下，Chiplet能實現(xiàn)用最小產(chǎn)能服務(wù)最多的芯片。Chiplet能最大程度提取先進工藝的好處，最有效率地利用先進工藝產(chǎn)能。
基于Chiplet技術(shù)的高性能CPU設(shè)計面臨很多挑戰(zhàn)：隨著采用Chiplet設(shè)計的芯片規(guī)模越做越大，封裝復(fù)雜度上升，存在翹曲的風險，可靠性變差，還有算力增大、3D堆疊，導致散熱非常的挑戰(zhàn)。采用Chiplet設(shè)計還引入了額外的功耗、面積、延遲，直接影響性能并帶來NUMA （非統(tǒng)一內(nèi)存訪問）distance問題。
范靖主要分享了CPU Chiplet設(shè)計的四個挑戰(zhàn)：
一是靈活性易用性如何實現(xiàn)，包括CPU核架構(gòu)的選擇、如何用盡可能少的流片滿足不同產(chǎn)品對CPU核數(shù)的需求、如何在多die擴展時無縫實現(xiàn)核間緩存一致性、帶不帶外圍接口以及帶哪些和帶多少、Chiplet集成誰來完成、良率由誰來負責、故障診斷和調(diào)試手段、如何方便有效地完成CPU Chiplet和應(yīng)用之間的軟件整合等問題。
二是如何解決互聯(lián)互通問題，包括做哪個標準、何時標準能融合、有沒有可能一個設(shè)計兼容多種協(xié)議、有了標準離完全的互聯(lián)互通還有多遠、訪存延遲問題等問題。
三是如何把CPU Chiplet做出價值來，包括CPU主頻更高、功耗及能效比更好、面積更好、系統(tǒng)級就緒、車規(guī)要求等。
四是供應(yīng)鏈方面的挑戰(zhàn)，如先進工藝Access、封裝、Complete test coverage with CP、CP 分bing、RMA、物料增加對供應(yīng)鏈管理難度的提升等難題。
04.高速Chiplet接口IP選型指南、關(guān)鍵技術(shù)與主要挑戰(zhàn)
芯耀輝科技聯(lián)合創(chuàng)始人、總裁兼CTO李孟璋將Chiplet生態(tài)的發(fā)展分為三個階段：2023年及以前是早期；大約2023年達到中間形態(tài)，進入生態(tài)成長期；預(yù)計到2027年形成最終格局，進入生態(tài)成熟期。他著重分享了高速Chiplet接口IP的發(fā)展與挑戰(zhàn)。
李孟璋認為，Chiplet發(fā)展需要產(chǎn)業(yè)鏈及技術(shù)升級配合。拆分來看，多個Chiplet整合涉及：1）封裝技術(shù)，高密度、大帶寬布線的“先進封裝技術(shù)”和提升多個Chiplet之間布線的數(shù)量并提升信號傳輸質(zhì)量；2）D2D IP，面積小、功耗低、高帶寬的高速接口設(shè)計；3）協(xié)議標準，統(tǒng)一標準保證不同Chiplet之間能順利完成數(shù)據(jù)交互。
系統(tǒng)分割設(shè)計涉及設(shè)計方法及系統(tǒng)架構(gòu)，包括將完整的大系統(tǒng)劃分成多個Chiplet的設(shè)計和驗證過程及方法，以及完整的設(shè)計流程以及研制配套的設(shè)計輔助工具。
并口、串口D2D IP兩種技術(shù)如何選擇？李孟璋分享說，兩種技術(shù)路線的選擇取決于三個因素：1）芯片系統(tǒng)性能的需求，如延時、能耗、總帶寬等；2）芯片物理實現(xiàn)的限制，如芯片面寬，bumppitch等；3）封裝的選擇和設(shè)計限制，如封裝層數(shù)、封裝厚度、線寬線距等。
D2D IP接口IP的主要挑戰(zhàn)包括Bump Map和Routing優(yōu)化、封裝設(shè)計和SI、SI分析、PI、量產(chǎn)測試等。芯耀輝具備完整的D2D和C2C解決方案，在芯片設(shè)計、系統(tǒng)設(shè)計、生產(chǎn)測試三個維度覆蓋Chiplet對D2D、C2C接口IP的需求。
D2D互連技術(shù)標準是Chiplet的關(guān)鍵。蘇州銳杰微董事長方家恩圍繞用于Chiplet芯片高速互聯(lián)D2D的關(guān)鍵技術(shù)和應(yīng)用輸出了大量的技術(shù)干貨及多個IP仿真及封裝案例。
據(jù)他分享，銳杰微是一家提供全流程Chiplet及高端芯片封測制造方案商，具有數(shù)百項芯片封裝項目管理和交付經(jīng)驗，自研有Chiplet 2.5D工藝開發(fā)，自成立之初一直瞄準國內(nèi)高端處理器，想要打造國產(chǎn)全流程Chiplet解決方案。其高端芯片先進封測一站式解決方案有助于提升產(chǎn)品集成度與性能指標，降低產(chǎn)品功耗。
05.為Chiplet量身定做EDA方案，芯片設(shè)計平臺加速Chiplet開發(fā)生產(chǎn)
上海芯和半導體聯(lián)合創(chuàng)始人兼高級副總裁代文亮認為Chiplet實現(xiàn)的三個關(guān)鍵技術(shù)包括：1）Die-to-Die互連；2）先進封裝3D異構(gòu)集成；3）設(shè)計流程和EDA工具。
芯和半導體提供2.5D/3D多芯片Chiplet EDA解決方案，為3DIC Chiplet量身定做，涉及定制化網(wǎng)格、跨尺度電磁仿真引擎、支持云計算的HPC高性能分布并行式計算等技術(shù)。在滿足精度情況下，其大容量跨尺度引擎相較友商產(chǎn)品可將仿真速度加速10倍。芯和針對異構(gòu)集成的Metis解決方案已被眾多國際領(lǐng)先Chiplet設(shè)計客戶采用。
深圳奇普樂CEO許榮峰主要介紹了其客戶自定義Chiplet芯片設(shè)計平臺Chipuller。所謂客戶定義芯片設(shè)計是指讓終端定義并設(shè)計芯片。
高密度硅互連與堆疊是Chiplet芯片設(shè)計平臺的技術(shù)基石之一。硅上互連通過硅晶板來連接芯粒，是現(xiàn)在Chiplet技術(shù)在異構(gòu)集成技術(shù)上的一個重要探索。它使用硅晶板將各個芯粒以硅后物理IP的形式高密度集成；以這種集成方式，其集成效能和集成性能與SoC內(nèi)部的IP復(fù)用等效。
傳統(tǒng)意義上的CAD設(shè)計軟件只能在本地部署，針對”單點”提供軟件服務(wù)。Chipuller則可以實現(xiàn)客戶部署的靈活性，實現(xiàn)軟件形態(tài)多樣化，如果客戶想要私有化部署的版本，那也可以用云原生的形態(tài)來快速實現(xiàn)。其封裝設(shè)計工具通常支持創(chuàng)建可重用的組件和模塊，并具有自動化代碼生成和驗證功能，支持創(chuàng)建可重用的組件和模塊，并支持多個開發(fā)人員團隊協(xié)作功能，允許多個開發(fā)人員同時參與封裝設(shè)計的過程，這有助于減少客戶定制化產(chǎn)品的開發(fā)、生產(chǎn)時間及成本。
許榮峰說，基于靈活的可編輯化Chiplet設(shè)計工具（如Chipuller）的互連設(shè)計，搭配Chiplet library的模塊化建設(shè)，或?qū)⑿纬筛鼮橐?guī)范且可快速落地生產(chǎn)的參考設(shè)計方案。同時Chipuller也更加安全，能保護涉及IP免遭逆向工程的侵擾。
06.結(jié)語：中國Chiplet生態(tài)發(fā)展正當時，Chiplet開發(fā)者大賽啟動
為了推動后摩爾時代集成電路技術(shù)與產(chǎn)業(yè)高質(zhì)量發(fā)展，中國Chiplet開發(fā)者大會聚焦Chiplet原生技術(shù)標準，借助資本力量，聚集Chiplet技術(shù)生態(tài)鏈條企業(yè)，推動企業(yè)的交流研討和技術(shù)創(chuàng)新，促進圍繞Chiplet標準與技術(shù)的戰(zhàn)略合作和共建共享，形成技術(shù)資源、人才資源、產(chǎn)業(yè)資源高效流動的產(chǎn)業(yè)生態(tài)，實現(xiàn)產(chǎn)學研用資融合。
除了豐富的干貨報告外，現(xiàn)場還舉行了芯光互連產(chǎn)業(yè)基金簽約、Chiplet開發(fā)者大賽啟動儀式。本次大賽旨在圍繞我國原生Chiplet標準形成設(shè)計生態(tài)，借助以芯光互連產(chǎn)業(yè)基金為主的資本力量、以芯光互連技術(shù)研究院為主的技術(shù)與孵化平臺、CCITA聯(lián)盟及相關(guān)產(chǎn)業(yè)資源，推動我國新型集成電路產(chǎn)業(yè)持續(xù)發(fā)展。
大賽采用開放式自主命題，面向數(shù)據(jù)中心、車載、消費電子等應(yīng)用場景，在面向Chiplet架構(gòu)設(shè)計的前提下鼓勵設(shè)計創(chuàng)新。本次大賽共有三個賽道：1）基于Chiplet架構(gòu)的SOC芯片；2）面向Chiplet應(yīng)用的接口IP與功能芯粒；3）面向Chiplet應(yīng)用的EDA工具。
參賽團隊須在2023年10月31日前通過中國計算機互連技術(shù)聯(lián)盟官方網(wǎng)站（www.ccita.net）填寫報名信息，并提交參賽作品相關(guān)材料。一等獎、二等獎、三等獎項目如總部落地無錫錫山區(qū)，納入芯光互連產(chǎn)業(yè)基金備投庫，分別可給予最高500萬、300萬、100萬元的天使投資。
下載ECAD模型
