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日前，在IEDM 2022（2022 IEEE國際電子器件會議）上，英特爾宣布要將封裝技術密度再提升10倍，并使用厚度僅三個原子的新材料推進晶體管微縮，為在2030年打造萬億晶體管芯片鋪平道路。
英特爾研究人員展示的成果有：3D封裝技術的新進展，可將密度再提升10倍；超越RibbonFET，用于2D晶體管微縮的新材料，包括僅三個原子厚的超薄材料；能效和存儲的新可能，以實現更高性能的計算；量子計算的新進展。
值得一提的是，今年是晶體管誕生75周年。從英特爾公布的多項研究成果來看，有助于其繼續(xù)突破瓶頸，滿足下一步計算需求，未來十年內繼續(xù)推進摩爾定律的演進。
延續(xù)摩爾定律的前沿創(chuàng)新
三個關鍵方向
在IEDM 2022，英特爾的組件研究團隊展示了在三個關鍵領域的創(chuàng)新進展，以實現摩爾定律的延續(xù)：新的3D混合鍵合（hybrid bonding）封裝技術，可無縫集成芯粒；超薄2D材料，可在單個芯片上集成更多晶體管；能效和存儲的新可能，以實現更高性能的計算。
具體而言，第一個方向是新的3D混合鍵合封裝技術，相當于把3D封裝的密度進一步提高了10倍，然后用不同的技術組合在封裝層面實現，達到和用單芯片去做一個系統(tǒng)類似的密度，包括帶寬、甚至能效方面也要達到同樣級別。
第二個方向是半導體微縮。多年來，摩爾定律主要依賴于晶體管微縮，而傳統(tǒng)的硅材料未來將會遇到瓶頸。英特爾在去年的IEDM上就公布了新的超薄二維材料方面的研究，今年更進一步深化了研究成果。
第三個關鍵方向是新的存儲相關材料，在鐵電、反鐵電等存儲體材料方面進行深入研究，提高它的存儲容量、密度，減少體積和能效比，提高控制效率。這些都是為未來的嵌入式存儲能夠達到更高的功效密度，實現更高性能的計算和存儲。
下一代3D封裝技術可實現準單片芯片
與IEDM 2021上公布的成果相比，英特爾在IEDM 2022上展示的最新混合鍵合研究將功率密度和性能又提升了10倍。并且通過混合鍵合技術將互連間距繼續(xù)微縮到3微米，英特爾實現了與單片式系統(tǒng)級芯片（system-on-chip）連接相似的互連密度和帶寬。
何為準單片芯片（quasi-monolithic chip）？據英特爾研究院副總裁、英特爾中國研究院院長宋繼強博士介紹，封裝本身是封裝層級的工藝，一個芯片的wafer，它的die做出來之后，用封裝材料和工序把它們封在一起。這本來是兩個步驟的事，因為材料、制程工藝以及工廠的潔凈度要求都不一樣。不過，英特爾使用多個芯片集成，做出一個大的封裝級芯片，希望它能達到更高的密度。這相當于把原來封裝工廠做的事情，轉移到芯片工廠去做了。
這其實是通過混合鍵合技術、新材料和新工藝，模糊了封裝和芯片制造之間的界限，一方面將3D封裝互連的多個步驟由封裝廠轉移到芯片制造工廠中，另一方面也為頂端芯粒和底部芯粒的大小與相對位置帶來最大的靈活性，解決了典型硅通孔的功率和信號完整性問題。例如通過英特爾的試驗和選擇，通過TDV絕緣無機填充物過孔的方式，可以不需要增加額外一個芯粒就形成過孔連接，還能在增加過孔連接線密度時提升信號完整性。
這樣帶來的好處是，在推進多個芯片互連的時候，可以把很多工藝流程整合在wafer fab，封裝廠只需在準單片的基礎上做后續(xù)封裝。
超薄2D材料在單個芯片上集成更多晶體管
英特爾展示了一種全環(huán)繞柵極堆疊式納米片結構，使用了厚度僅三個原子的2D通道材料，在室溫下實現了近似理想的低漏電流雙柵極結構晶體管開關。
研究人員還展示了對2D材料的電接觸拓撲結構（electrical contact topologies）的首次全面分析，為打造高性能、可擴展的晶體管通道進一步鋪平道路。
探索能效和存儲的新可能
通過開發(fā)可垂直放置在晶體管上方的存儲器，英特爾重新定義了微縮技術，從而更有效地利用芯片面積。英特爾展示了性能可媲美傳統(tǒng)鐵電溝槽電容器（ferroelectric trench capacitors）的堆疊型鐵電電容器（stacked ferroelectric capacitors），可用于在邏輯芯片上構建鐵電存儲器（FeRAM）。
據介紹，這一業(yè)界首創(chuàng)的器件級模型，可定位鐵電氧化器件（ferroelectric hafnia devices）的混合相位和缺陷，標志著英特爾在支持行業(yè)工具以開發(fā)新型存儲器和鐵電晶體管方面取得了重大進展。
英特爾正在為打造300毫米硅基氮化鎵晶圓（GaN-on-silicon wafers）開辟一條可行的路徑，從而離超越5G和電源能效問題的解決更進一步。這一突破實現了比行業(yè)標準高20倍的增益，并在高性能供電指標上打破了行業(yè)記錄。
此外，英特爾在超高能效技術上也取得了突破，特別是在斷電情況下也能保留數據的晶體管?！爸链?，對于三個阻礙該技術在室溫下完全實現并投入使用的障礙，英特爾的研究人員已經解決其中兩個”，宋繼強表示。
制造用于量子計算的性能更強的量子位
英特爾的研究人員加深了對各種界面缺陷（interface defects）的認識，這些缺陷可能會成為影響量子數據的環(huán)境干擾（environmental disturbances），從而找到了儲存量子信息的更好方法。
據了解，有關量子位的制造，英特爾曾嘗試了兩種不同類型的量子位：一種是用固態(tài)電路模擬量子位，另一種是通過硅電子自旋的方式?？紤]到自身優(yōu)勢，英特爾在批量化生產、制造更大規(guī)模量子位道路上，還是認為硅基量子點的方式最可行。
以下概念圖簡單展示了這一概念，量子阱里可以操控硅的單電子自旋方向，而電子自旋的方向就用于表征量子比特的狀態(tài)。但從生產制造角度來看，不同層的表面、層與層之間都會產生缺陷，而這些缺陷會影響量子比特的穩(wěn)定性，甚至會產生虛假量子比特的可能。總體而言，目前的量子比特仍然處于量級較少的狀態(tài)，還屬于試驗型測試芯片，尚處于充分理解如何制造大批量、能夠達到未來良率的量子比特的階段。
制程是根本，封裝是加分
近年來，英特爾在先進封裝領域投入頗多，且先進封裝技術對未來芯片顯現出了較大的性能提升，其功效甚至不亞于先進制程的提升。在這樣的背景下，英特爾未來是否會更注重先進封裝的發(fā)展？
宋繼強表示，先進制程是基礎，是重中之重。如果沒有好的晶體管，沒有好的die，僅靠封裝達不到最好的效果。先進封裝技術，像準單芯片設計，現在最好的預期也就是和單芯片達到一個數量級左右的差距。間距方面，先進封裝通過hybrid bonding能達到的最好間距是3微米左右；而單芯片通過先進制程實現的很多互連的線寬間距都在100納米，如果針對高性能、高節(jié)點工藝，很可能是100納米以下。也就是說，準單芯片和真正的單芯片之間，其實還有一到兩個數量級的差距，只不過比起以前幾個數量級的差距有縮小。
他強調，先進制程和先進封裝一定要齊頭并進地推進，因為一方面要通過更好的晶體管設計，讓一個die既小又功耗低，還可以容納更多的晶體管。另一方面，還可以把不同工藝節(jié)點上不同廠家的芯片能夠封裝在一起，這是進一步提高系統(tǒng)集成度的方法。
對英特爾來說，制程一定是根本，同時在封裝方面進一步去擴展、去加分?，F在英特爾提的系統(tǒng)級封裝（systems foundry）理念，也是希望把原來做代工的經驗，比如對材料、制程工藝的理解，進一步推到封裝領域。因為很多最基本的對材料、對制程的要求原來都是來自于先進制程的，然后才逐步在封裝領域形成需求。
“芯?！睂⑷绾斡绊懶酒O計乃至半導體商業(yè)模式？
宋繼強表示，英特爾已經從原來的大芯片設計明確轉到支持分塊、分片化設計了，前兩年提出的disaggregated設計理念，其實就是要把芯片分解，這和業(yè)界所提的芯粒的思路是一致的。例如，英特爾把CPU、GPU和IPU變成多個小塊的die組合在一起，構成一個大的系統(tǒng)，Ponte Vecchio就是很典型的例子，它采用了多個不同的工藝節(jié)點、不同的架構組合在一起。未來，英特爾將會有更多芯片采用芯粒的方式做設計。
至于未來是否會有商業(yè)模式上的變化？比如IP廠商將其IP芯片化，或是傳統(tǒng)的芯片廠商會將其關鍵技術進行拆解，去對外銷售，從而便于其他芯片廠商各自進行芯片組合設計？
對此，宋繼強表示，這個商業(yè)模式其實正在發(fā)生，英特爾所提的IDM 2.0，即系統(tǒng)級代工模式，其實都是在往這個方向邁進?，F在一些主要IP，原來是用可綜合的軟IP形式，或是和某些工藝節(jié)點完全對應綁定的硬IP形式提供給SoC設計廠商。
未來，如果芯粒形成很好的互聯互通的標準，在某些IP比較成熟、比較流行的情況下，且某個工藝節(jié)點做出來的某些die會被大量采用，一定會有廠商往這個方向發(fā)展。比如在可以預先鎖定一些產能的情況下，先做出一些芯粒，這樣的話就可以供應給其他廠商去采用，相信未來會有IP供應商向這一方向努力。
再從傳統(tǒng)的芯片設計廠商角度來看，肯定也存在有一定通用性的模塊是可以拆解出來，進行IP化的?？梢酝ㄟ^做很多測試，進行一些定義，使它更加通用化之后形成IP。
其實，英特爾在這方面已經旗幟鮮明地進行了表態(tài)，今年在系統(tǒng)級代工的發(fā)布時就曾提到，x86 CPU、GPU的一些計算模塊，未來可以作為一些硬IP去授權。以及英特爾現在的很多芯片設計，未來如果拆解成小的模塊、變成小的die，去和一些用戶產品進行集成封裝的話，也是可行的。
寫在最后
2030年之時，英特爾在單芯片中放入1萬億晶體管的目標能不能實現？從當前的現實來看，這意味著要從2023年到2030年，實現單芯片上的晶體管數量從1千億顆變?yōu)?萬億顆。
無論從哪個角度衡量，這都是一個相當激進的目標，需要晶體管微縮技術、新3D封裝技術等前沿組件研究的革命性突破，換言之，這是一個系統(tǒng)級的大工程。但這恰恰也可能是比較合適英特爾的“戰(zhàn)術”，重新盤活英特爾全面的芯片設計、制造能力，再加上芯粒、軟件等技術力量，將有助于英特爾完成面向下一個十年的“撐桿跳”。
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