淺談MOS管中的寄生電容

MOS晶體管寄生電容是由于結(jié)構(gòu)內(nèi)不同區(qū)域的移動電荷分離而形成的。寄生電容是電路中不想要的部分，在低頻工作時會被忽略。但在高頻射頻電路工作時無法避免；因此，我們在設計時必須注意寄生電容。

電容的阻抗為 1/jcw。對于低頻，它被認為是無窮大；因此它是開路的，不會影響電路。然而，當頻率增加時，電路中的電容就像一個阻抗，它可以通過限制其速度來改變我們晶體管的行為。因此，晶體管在高頻工作時有限制。

由于晶體管的排列，這些電容在晶體管內(nèi)形成。從晶體管的橫截面可以看出，C1 電容是由耗盡區(qū)形成的——耗盡區(qū)周圍形成襯底和源極之間的分離。同樣，由于襯底和漏極之間的分離，存在電容 C2。由于存在 n 型和 p 型半導體，它們是耗盡電容。這些耗盡電容是大容量 CDB 的漏極和大容量 CSB 的源極。

仔細觀察 MOSFET 結(jié)構(gòu)，我們可以看到柵極金屬氧化物和源極區(qū)域邊緣有重疊。當施加電壓 Vgs 時，電荷在該區(qū)域累積，形成電容 (C4/CGS)，類似于平行板電容器，其中下極板為源極區(qū) n+ 型 (NMOS)，上極板為金屬。類似地，在柵金屬氧化物和漏區(qū)之間形成電容(C5/CGD)。它們被稱為重疊電容。C3和C6形成在柵極和襯底之間。從通道到體的電容取決于基板的狀態(tài)。從柵極到體 C6 的電容，我們知道有一個氧化層。該電容可以在柵極和通道之間以及通道和襯底 (C3) 之間。CGB 代表這個電容。

正如之前在簡要回顧 MOSFET 結(jié)構(gòu)時所說，晶體管在三個區(qū)域工作：關斷區(qū)、三極管和飽和區(qū)。大多數(shù)情況下，我們在飽和區(qū)域工作。在飽和區(qū)，柵源電容 CGS 可以使用以下公式計算：

在飽和區(qū)，我們電路中的最高電容是 CGS。晶體管柵極的輸入電容等于Cin=CGS，并且工作在飽和區(qū)，該值可以使用公式（1）計算。與柵漏電容 CGD 相比，CGS 具有更高的值，后者等于 WCov。

該電路圖顯示了類似于 MOSFET 小信號模型中所示的高頻小信號模型。該模型在高頻時變得有點復雜。

由于襯底的影響，該電路具有 GmbVbs。但是，Gmb <<gm;因此有時會被忽略。在高頻模型中，電容占主導地位?？紤]的兩個重要電容是 c<="" span="">GS?和 CGD。

寄生電容限制了我們電路的速度。改變晶體管尺寸會影響速度。因此，在做出設計選擇時，電路設計人員必須考慮所做的選擇如何影響電路的速度。MOS 晶體管的速度由單位增益頻率 fT?測量。如電路圖所示，fT?是當進入柵極 iin?的電流等于流過通道 iout?的電流時。我們也可以說 fT 是當前增益變?yōu)?1 的頻率。

從上面的等式可以看出，fT 取決于 gm 和 CGS。如果有高跨導（gm），就會有一個高速晶體管。要獲得高 gm，應根據(jù)等式增加電流：

所以權衡是；如果我們有大電流，那么就會有大功率。根據(jù)等式 (1) 的另一個權衡是 CGS 必須減小，但這樣做，晶體管的尺寸也會減小。由于根據(jù)等式（1）的 CGS 取決于 W/L。

晶體管的尺寸控制電容 CGS。因此，小尺寸晶體管必須以高功率運行；然而，小尺寸晶體管將導致弱反型區(qū)而不是飽和區(qū)。因此，有效的電路設計人員需要通過了解選擇來做出良好的權衡。

要擁有高速晶體管，就必須增加功率。正如我們可以看到低頻的 fT，電流增益很高，但頻率增加它會下降，達到 fT 到 1。fT 影響增益。從小信號模型分析可知，gain=gm(RL||r0) 為直流增益，處于低頻。該模型適用于低頻，不考慮寄生電容。在高頻模型中，如果我們計算增益，方程中有電容。通過增加頻率，增益會降低，直到達到 1。因此設計人員必須通過增加功率和調(diào)整晶體管的尺寸來選擇晶體管的增益不會很低的區(qū)域。