三維封裝技術(shù)創(chuàng)新發(fā)展（2020年版）

從半導(dǎo)體發(fā)展趨勢(shì)和微電子產(chǎn)品系統(tǒng)層面來看，先進(jìn)封測(cè)環(huán)節(jié)將扮演越來越重要的角色。如何把環(huán)環(huán)相扣的芯片技術(shù)鏈系統(tǒng)整合到一起，才是未來發(fā)展的重心。有了先進(jìn)封裝技術(shù)，與芯片設(shè)計(jì)和制造緊密配合，半導(dǎo)體世界將會(huì)開創(chuàng)一片新天地?，F(xiàn)在需要讓跑龍?zhí)兹甑姆庋b技術(shù)走到舞臺(tái)中央。

日前，廈門大學(xué)特聘教授、云天半導(dǎo)體創(chuàng)始人于大全博士在直播節(jié)目中指出，隨著摩爾定律發(fā)展趨緩，通過先進(jìn)封裝技術(shù)來滿足系統(tǒng)微型化、多功能化成為集成電路產(chǎn)業(yè)發(fā)展的新的引擎。在人工智能、自動(dòng)駕駛、5G 網(wǎng)絡(luò)、物聯(lián)網(wǎng)等新興產(chǎn)業(yè)的加持下，使得三維（3D）集成先進(jìn)封裝的需求越來越強(qiáng)烈，發(fā)展迅猛。

一、先進(jìn)封裝發(fā)展背景

封裝技術(shù)伴隨集成電路發(fā)明應(yīng)運(yùn)而生，主要功能是完成電源分配、信號(hào)分配、散熱和保護(hù)。伴隨著芯片技術(shù)的發(fā)展，封裝技術(shù)不斷革新。封裝互連密度不斷提高，封裝厚度不斷減小，三維封裝、系統(tǒng)封裝手段不斷演進(jìn)。隨著集成電路應(yīng)用多元化，智能手機(jī)、物聯(lián)網(wǎng)、汽車電子、高性能計(jì)算、5G、人工智能等新興領(lǐng)域?qū)ο冗M(jìn)封裝提出更高要求，封裝技術(shù)發(fā)展迅速，創(chuàng)新技術(shù)不斷出現(xiàn)。

于大全博士在分享中也指出，之前由于集成電路技術(shù)按照摩爾定律飛速發(fā)展，封裝技術(shù)跟隨發(fā)展。高性能芯片需要高性能封裝技術(shù)。進(jìn)入 2010 年后，中道封裝技術(shù)出現(xiàn)，例如晶圓級(jí)封裝（WLP，Wafer Level Package）、硅通孔技術(shù)（TSV，Through Silicon Via）、2.5D Interposer、3DIC、Fan-Out 等技術(shù)的產(chǎn)業(yè)化，極大地提升了先進(jìn)封裝技術(shù)水平。

當(dāng)前，隨著摩爾定律趨緩，封裝技術(shù)重要性凸顯，成為電子產(chǎn)品小型化、多功能化、降低功耗，提高帶寬的重要手段。先進(jìn)封裝向著系統(tǒng)集成、高速、高頻、三維方向發(fā)展。

圖 1 展示了當(dāng)前主流的先進(jìn)封裝技術(shù)平臺(tái)，包括 Flip-Chip、WLCSP、Fan-Out、Embedded IC、3D WLCSP、3D IC、2.5D interposer 等 7 個(gè)重要技術(shù)。其中絕大部分和晶圓級(jí)封裝技術(shù)相關(guān)。支撐這些平臺(tái)技術(shù)的主要工藝包括微凸點(diǎn)、再布線、植球、C2W、W2W、拆鍵合、TSV 工藝等。先進(jìn)封裝技術(shù)本身不斷創(chuàng)新發(fā)展，以應(yīng)對(duì)更加復(fù)雜的三維集成需求。當(dāng)前，高密度 TSV 技術(shù) /Fan-Out 扇出技術(shù)由于其靈活、高密度、適于系統(tǒng)集成，而成為目前先進(jìn)封裝的核心技術(shù)。?

圖 1?先進(jìn)封裝技術(shù)平臺(tái)與工藝

封裝技術(shù)的發(fā)展得益于互連技術(shù)的演進(jìn)和加工精度的顯著提高。目前三種主要用于集成電路（IC）芯片封裝的互連技術(shù)分別為：引線鍵合技術(shù)（Wire Bond，WB）、倒裝芯片技術(shù)（Flip Chip，F(xiàn)C）和硅通孔技術(shù)（Through Silicon Via，TSV）。由于現(xiàn)代微電子晶圓級(jí)加工能力的大幅度提升，晶圓級(jí)封裝的布線能力億達(dá)到微米量級(jí)。從線寬互連能力上看，過去 50 年，封裝技術(shù)從 1000μm 提高到 1μm，甚至亞微米，提高了 1000 倍。微凸點(diǎn)互連節(jié)距也從幾百微米，發(fā)展到當(dāng)前 3D IC 的 40 微米節(jié)距，很快將發(fā)展到無凸點(diǎn) 5 微米以下節(jié)距。

圖 2?主要封裝技術(shù)發(fā)展

二、三維封裝技術(shù)發(fā)展

1、2.5D/3D IC 技術(shù)

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1.1 2.5D

為解決有機(jī)基板布線密度不足的問題，帶有 TSV 垂直互連通孔和高密度金屬布線的硅基板應(yīng)運(yùn)而生。連接硅晶圓兩面并與硅基體和其他通孔絕緣的電互連結(jié)構(gòu)，采用 TSV 集成，可以提高系統(tǒng)集成密度，方便實(shí)現(xiàn)系統(tǒng)級(jí)的異質(zhì)集成。

帶有 TSV 的硅基無源平臺(tái)被稱作 TSV 轉(zhuǎn)接板（Interposer），應(yīng)用 TSV 轉(zhuǎn)接板的封裝結(jié)構(gòu)稱為 2.5D Interposer。在 2.5D Interposer 封裝中，若干個(gè)芯片并排排列在 Interposer 上，通過 Interposer 上的 TSV 結(jié)構(gòu)、再分布層（Redistribution Layer，RDL）、微凸點(diǎn)（Bump）等，實(shí)現(xiàn)芯片與芯片、芯片與封裝基板間更高密度的互連。其特征是正面有多層細(xì)節(jié)距再布線層，細(xì)節(jié)距微凸點(diǎn)，主流 TSV 深寬比達(dá)到 10:1，厚度約為 100μm。

臺(tái)積電 2008 年底成立集成互連與封裝技術(shù)整合部門，2009 年開始戰(zhàn)略布局三維集成電路（3D IC）系統(tǒng)整合平臺(tái)。2010 年開始 2.5D Interposer 的研發(fā)，2011 年推出 2.5D Interposer 技術(shù) CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 納米工藝，線寬可以達(dá)到 0.25μm，實(shí)現(xiàn) 4 層布線，為 FPGA、GPU 等高性能產(chǎn)品的集成提供解決方案。賽靈思（Xilinx）型號(hào)為“Virtex-7 2000T FPGA”的產(chǎn)品是最具代表性的 CoWoS 產(chǎn)品之一。

圖 3 賽靈思 Virtex-7 2000T FPGA 結(jié)構(gòu)示意圖

如圖 3 所示，基于 2.5D 轉(zhuǎn)接板技術(shù)的 Virtex-7 2000T FPGA 產(chǎn)品將四個(gè)不同的 28nm 工藝的 FPGA 芯片，實(shí)現(xiàn)了在無源硅中介層上并排互聯(lián)，同時(shí)結(jié)合微凸點(diǎn)工藝以及 TSV 技術(shù)，構(gòu)建了比其他同類型組件容量多出兩倍且相當(dāng)于容量達(dá) 2000 萬門 ASIC 的可編程邏輯器件，實(shí)現(xiàn)了單顆 28nm FPGA 邏輯容量，超越了摩爾定律限制。賽靈思借助臺(tái)積電（TSMC）的 2.5D-TSV 轉(zhuǎn)接板技術(shù)平臺(tái)在 2011 年實(shí)現(xiàn)小批量供貨。

注：芯思想研究院指出，真正引爆 CoWoS 的產(chǎn)品是人工智能（AI）芯片。2016 年，英偉達(dá)（Nvidia）推出首款采用 CoWoS 封裝的繪圖芯片 GP100，為全球 AI 熱潮拉開序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封裝；2017 年英特爾（Intel）的 Nervana 也不例外的交由臺(tái)積電代工，采用 CoWoS 封裝。因成本高昂而坐冷板凳多年 CoWoS 封測(cè)產(chǎn)能在 2017 年首度擴(kuò)充。

1.2?3D IC-HBM

高密度 TSV 的第二個(gè)重要應(yīng)用產(chǎn)品是高帶寬存儲(chǔ)器（HBM）。TSV 技術(shù)在解決存儲(chǔ)器容量和帶寬方面具有決定性作用，通過高密度 TSV 技術(shù)垂直互連方式，將多個(gè) DDR 芯片堆疊在一起后和 GPU 封裝在一起，形成大容量，高位寬的 DDR 組合陣列提升存儲(chǔ)器容量和性能。

2013 年 10 月 HBM 成為了 JEDEC 通過的工業(yè)標(biāo)準(zhǔn)，首個(gè)使用 HBM 的設(shè)備是 AMD Radeon Fury 系列顯示核心。

2016 年 1 月第二代 HBM（HBM2）成為工業(yè)標(biāo)準(zhǔn)。2016 年英偉達(dá)發(fā)布的新款旗艦型 Tesla 運(yùn)算加速卡 Tesla P100、超微半導(dǎo)體（AMD）的 Radeon RX Vega 系列、英特爾的 Knight Landing 就采用了 HBM2。

例如，AMD Radeon Vega GPU 中使用的 HBM2，由 8 個(gè) 8Gb 芯片和一個(gè)邏輯芯片通過 TSV 和微凸點(diǎn)垂直互連， 每個(gè)芯片內(nèi)包含 5000 個(gè) TSV，在一個(gè) HBM2 中，超過 40000 個(gè) TSV 通孔。

HBM 堆疊沒有以物理方式與 CPU 或 GPU 集成，而是通過細(xì)節(jié)距高密度 TSV 轉(zhuǎn)接板互連，HBM 具備的特性幾乎和芯片集成的 RAM 一樣，因此，具有更高速，更高帶寬。適用于高存儲(chǔ)器帶寬需求的應(yīng)用場(chǎng)合。

于大全博士評(píng)價(jià)：HBM 與 CPU/GPU 通過 2.5D TSV 轉(zhuǎn)接板技術(shù)的完美結(jié)合，從芯片設(shè)計(jì)、制造、系統(tǒng)封裝呈現(xiàn)了迄今為止人類先進(jìn)的電子產(chǎn)品系統(tǒng)。而我國(guó)在這個(gè)尖端領(lǐng)域全面落后，亟需協(xié)同創(chuàng)新。

于大全博士在報(bào)告分享中指出，當(dāng)前，TSV 開孔在約 10μm，深寬比在約 10：1，微凸點(diǎn)互連節(jié)距在 40-50μm。在有源芯片中，由于 TSV 本身占據(jù)面積較大，且有應(yīng)力影響區(qū)，因此，亟待進(jìn)一步小型化，降低成本。從技術(shù)發(fā)展來看，TSV 開口向著 5μm 以下，深寬比 10 以上方向發(fā)展，微凸點(diǎn)互連向著 10μm 節(jié)距、無凸點(diǎn)方向發(fā)展。

圖 4?高性能 3D TSV 產(chǎn)品路線圖

圖 4 總結(jié)了近幾年高性能 3D TSV 產(chǎn)品路線圖，可以看到越來越多的 CPU、GPU、存儲(chǔ)器開始應(yīng)用 TSV 技術(shù)。一方面是 TSV 技術(shù)不斷成熟，另一方面，和高性能計(jì)算、人工智能的巨大需求牽引分不開。

1.3 各家 3D IC 技術(shù)

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1.3.1 臺(tái)積電 SoIC

根據(jù) 2018 年 4 月臺(tái)積電在美國(guó)加州 Santa Clara 的 24 屆年度技術(shù)研討會(huì)上的說明，SoIC 是一種創(chuàng)新的多芯片堆疊技術(shù)，是一種將帶有 TSV 的芯片通過無凸點(diǎn)混合鍵合實(shí)現(xiàn)三維堆疊。

SoIC 技術(shù)的出現(xiàn)表明未來的芯片能在接近相同的體積里，增加雙倍以上的性能。這意味著 SoIC 技術(shù)可望進(jìn)一步突破單一芯片運(yùn)行效能，更可以持續(xù)維持摩爾定律。

據(jù)悉 SoIC 根植于臺(tái)積電的 CoWoS 與多晶圓堆疊（WoW，Wafer-on-Wafer）封裝，SoIC 特別倚重于 CoW（Chip-on-wafer）設(shè)計(jì)，如此一來，對(duì)于芯片業(yè)者來說，采用的 IP 都已經(jīng)認(rèn)證過一輪，生產(chǎn)上可以更成熟，良率也可以提升，也可以導(dǎo)入存儲(chǔ)器芯片應(yīng)用。

更重要的是，SoIC 能對(duì) 10 納米或以下的制程進(jìn)行晶圓級(jí)的鍵合技術(shù)，這將有助于臺(tái)積電強(qiáng)化先進(jìn)工藝制程的競(jìng)爭(zhēng)力。

在 2018 年 10 月的第三季法說會(huì)上，臺(tái)積電給出了明確量產(chǎn)的時(shí)間，2021 年 SoIC 技術(shù)就將進(jìn)行量產(chǎn)。

1.3.2 英特爾 3D 封裝技術(shù) Foveros

英特爾在 2014 年就首度發(fā)表高密度 2.5D 芯片封裝技術(shù) EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯(lián)橋接），表示該技術(shù)是 2.5D 封裝的低成本替代方案；在 2018 年的 HotChip 大會(huì)上，發(fā)布了采用高密度 2D 芯片封裝技術(shù) EMIB 封裝的芯片；EMIB 能夠把采用不同節(jié)點(diǎn)工藝（10nm、14nm 及 22nm）和不同材質(zhì)（硅、砷化鎵）、不同功能（CPU、GPU、FPGA、RF）的芯片封裝在一起做成單一處理器。英特爾表示，EMIB 技術(shù)首先與典型的 2.5D 封裝采用硅中介層不同，EMIB 是在兩個(gè)互連芯片的邊緣嵌入的一小塊硅，直到“橋梁”的作用；其次 EMIB 對(duì)芯片尺寸大小沒有限制，從而在理論上保證了異質(zhì)芯片的互連。

2018 年 12 月，英特爾首次展示了邏輯計(jì)算芯片高密度 3D 堆疊封裝技術(shù) Foveros，采用 3D 芯片堆疊的系統(tǒng)級(jí)封裝（SiP），來實(shí)現(xiàn)邏輯對(duì)邏輯（logic-on-logic）的芯片異質(zhì)整合，通過在水平布置的芯片之上垂直安置更多面積更小、功能更簡(jiǎn)單的小芯片來讓方案整體具備更完整的功能。

英特爾表示，F(xiàn)overos 為整合高性能、高密度和低功耗硅工藝技術(shù)的器件和系統(tǒng)鋪平了道路。Foveros 有望首次將芯片的堆疊從傳統(tǒng)的無源中間互連層和堆疊存儲(chǔ)芯片擴(kuò)展到 CPU、GPU 和人工智能處理器等高性能邏輯芯片。

為結(jié)合高效能、高密度、低功耗芯片制程技術(shù)的裝置和系統(tǒng)奠定了基礎(chǔ)。Foveros 預(yù)期可首度將 3D 芯片堆棧從傳統(tǒng)的被動(dòng)硅中介層（passive interposer）和堆棧內(nèi)存，擴(kuò)展到 CPU、GPU、AI 等高效能邏輯運(yùn)算芯片。

Foveros 提供了極大的靈活性，因?yàn)樵O(shè)計(jì)人員可在新的產(chǎn)品形態(tài)中“混搭”不同的技術(shù)專利模塊與各種存儲(chǔ)芯片和 I/O 配置。并使得產(chǎn)品能夠分解成更小的“芯片組合”，其中 I/O、SRAM 和電源傳輸電路可以集成在基礎(chǔ)晶片中，而高性能邏輯“芯片組合”則堆疊在頂部。

英特爾 Foveros 技術(shù)以 3D 堆棧的 SiP 封裝來進(jìn)行異質(zhì)芯片整合，也說明了 SiP 將成為后摩爾定律時(shí)代重要的解決方案，芯片不再?gòu)?qiáng)調(diào)制程微縮，而是將不同制程芯片整合為一顆 SiP 模塊。?

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例如可以在 CPU 之上堆疊各類小型的 IO 控制芯片，從而制造出兼?zhèn)溆?jì)算與 IO 功能的產(chǎn)品；也可以將芯片組與各種 Type-C、藍(lán)牙、WiFi 等控制芯片堆疊在一起，制造出超高整合度的控制芯片。

據(jù)悉，英特爾從 2019 年下半年開始推出一系列采用 Foveros 技術(shù)的產(chǎn)品。首款 Foveros 產(chǎn)品將整合高性能 10nm 計(jì)算堆疊“芯片組合”和低功耗 22FFL 基礎(chǔ)晶片。它將在小巧的產(chǎn)品形態(tài)中實(shí)現(xiàn)世界一流的性能與功耗效率。

1.3.3 英特爾 2D/3D 技術(shù)融合 Co-EMIB

EMIB 封裝和 Foveros 3D 封裝技術(shù)利用高密度的互連技術(shù)，讓芯片在水平和垂直方向上獲得延展，實(shí)現(xiàn)高帶寬、低功耗，并實(shí)現(xiàn)相當(dāng)有競(jìng)爭(zhēng)力的 I/O 密度。?

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2019 年公司發(fā)布了 Co-EMIB 技術(shù)，這是在 2D EMIB 技術(shù)的升級(jí)版，能夠?qū)蓚€(gè)或多個(gè) Foveros 元件互連，實(shí)現(xiàn)更高的計(jì)算性能和數(shù)據(jù)交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內(nèi)存和其他模塊，基本達(dá)到單晶片性能。

半導(dǎo)體產(chǎn)業(yè)界都在不斷的去推動(dòng)先進(jìn)多芯片封裝架構(gòu)的發(fā)展，更好的滿足高帶寬、低功耗的需求。前面介紹的 EMIB、Foveros、Co-EMIB 等先進(jìn)封裝技術(shù)僅僅只是物理層面的，除此之外，IO 接口技術(shù)和互連技術(shù)也是實(shí)現(xiàn)多芯片異構(gòu)封裝的關(guān)鍵因素。

英特爾表示，公司互連技術(shù)的研發(fā)主要體現(xiàn)正在三個(gè)方向：用于堆疊裸片的高密度垂直互連、實(shí)現(xiàn)大面積拼接的全橫向互連、帶來高性能的全方位互連。希望可以實(shí)現(xiàn)更高帶寬和低延遲。

2、扇出（Fan-Out）封裝技術(shù)

扇出封裝技術(shù)相比扇入（Fan-in）封裝，對(duì)于芯片 I/O 數(shù)目、封裝尺寸沒有限制，可以進(jìn)行多芯片的系統(tǒng)封裝；同時(shí)晶圓級(jí)扇出技術(shù)取消了基板和凸點(diǎn)，不需倒裝工藝，具有更薄的封裝尺寸、優(yōu)異的電性能、易于多芯片系統(tǒng)集成等優(yōu)點(diǎn)。

英飛凌于 2004 年推出 eWLB（Embedded Wafer Level BGA）就是典型的扇出封裝技術(shù)，后來授權(quán)給日月光（ASE）、星科金朋（STATS ChipPAC，被長(zhǎng)電科技收購(gòu)）、 Nanium（被 Amkor）收購(gòu)；飛思卡爾（Freescale）幾乎與英飛凌同時(shí)提出了類似概念，被稱為 RCP 技術(shù)，2010 年授權(quán)給 Nepes。

應(yīng)用模塑料扇出的 eWLB 封裝技術(shù)最主要的難點(diǎn)是由于 CTE 不匹配帶來的翹曲問題，這導(dǎo)致對(duì)準(zhǔn)精度差、圓片拿持困難。另外芯片在貼片和塑封過程中以及塑封后翹曲導(dǎo)致的位置偏移，對(duì)于高密度多芯片互連是一個(gè)巨大挑戰(zhàn)。

隨著扇出封裝工藝技術(shù)逐漸成熟，成本不斷降低，同時(shí)加上芯片工藝的不斷提升，扇出封裝將出現(xiàn)爆發(fā)性增長(zhǎng)。

2.1 臺(tái)積電 InFO

扇出封裝最具代表性的是臺(tái)積電研發(fā)的 InFO 技術(shù)，InFO 帶動(dòng)了整個(gè)業(yè)界研發(fā)三維扇出堆疊技術(shù)的熱潮。?

InFO 是將 CoWoS 結(jié)構(gòu)盡量簡(jiǎn)化，最后出來一個(gè)無須硅中介層的精簡(jiǎn)設(shè)計(jì)，可以讓芯片與芯片之間直接連結(jié)，減少厚度，成本也相對(duì)較 CoWoS 低廉，但又能夠有良好的表現(xiàn)，適用于追求性價(jià)比的移動(dòng)通信領(lǐng)域，在手機(jī)處理器封裝中，減低 30%的厚度，騰出寶貴的手機(jī)空間給電池或其他零件。這就是 2016 年首次開始在蘋果的 A10 處理器中采用 InFO 封裝，首度用在蘋果 iPhone 7 與 iPhone 7Plus 中。InFO 成為臺(tái)積電獨(dú)占蘋果 A 系列處理器訂單的關(guān)鍵。

圖 5 臺(tái)積電 InFO 技術(shù)

?（圖片來源：C. F. Tseng et al., ECTC 2016, pp 1）

圖 5 展示了臺(tái)積電 InFO 技術(shù)，通過將芯片埋入模塑料，以銅柱實(shí)現(xiàn)三維封裝互連。InFO 技術(shù)為蘋果 A10、A11、A12 處理器和存儲(chǔ)器的 PoP 封裝提供了新的封裝方案，拓展了 WL-FO 的應(yīng)用，讓 Fan-Out 技術(shù)成為行業(yè)熱點(diǎn)。

A11 處理器尺寸 10mm×8.7mm, 比 A10 處理器小 30%以上，塑封后表面 3 層布線，線寬 8μm，密度并不高，主要原因還是重構(gòu)模塑料圓片表面布線良率和可靠性問題。A11 處理器 InFO PoP 的封裝尺寸 13.9×14.8mm，與 A10 相比小 8%，厚度 790μm。臺(tái)積電 InFO 技術(shù)的成功得益于強(qiáng)大的研發(fā)能力和商業(yè)合作模式。推出 InFO 技術(shù)，是為了提供 AP 制造和封裝整體解決方案，即使在最初良率很低的情況下，臺(tái)積電也能持續(xù)進(jìn)行良率提升，這對(duì)封測(cè)廠來說是不可能的。

InFO 技術(shù)的巨大成功推動(dòng)制造業(yè)、封測(cè)業(yè)以及基板企業(yè)投入了大量人力物力開展三維扇出技術(shù)的創(chuàng)新研發(fā)。業(yè)界也發(fā)現(xiàn)，很多原本需要 2.5D TSV 轉(zhuǎn)接板封裝可以通過三維扇出來完成，解決了 TSV 轉(zhuǎn)接板成本太高，工藝太復(fù)雜的問題。

根據(jù)不同產(chǎn)品類別，臺(tái)積電的 InFO 技術(shù)發(fā)展也將隨之進(jìn)行調(diào)整，推出適用于 HPC（High?Performance?Computer）高效能運(yùn)算電腦的 InFO-oS（InFO_on substrate）、服務(wù)器及存儲(chǔ)器的 InFO-MS（InFO with Memory on Substrate），以及 5G 通訊天線封裝方面的 InFO-AiP（InFO?Antennas in Packag）。

2018 年臺(tái)積電推出 InFO_oS 技術(shù)用于并排封裝兩個(gè)芯片，芯片與芯片之間的互連為 2um。芯片之間的間隙小于 70um；InFO_MS 和 InFO_oS 基本相同，但在 SoC 旁邊帶有 HBM（高帶寬內(nèi)存）。

2.2 華天科技 eSiFO

華天科技于 2015 年開始扇出封裝技術(shù)開發(fā)，與使用模塑料塑封不同，華天科技開發(fā)了埋入硅基板扇出型封裝技術(shù) eSiFO?（embedded Silicon Fan-out）。如圖 13 所示，eSiFO?使用硅基板為載體，通過在硅基板上刻蝕凹槽，將芯片正面向上放置且固定于凹槽內(nèi)，芯片表面和硅圓片表面構(gòu)成了一個(gè)扇出面，在這個(gè)面上進(jìn)行多層布線，并制作引出端焊球，最后切割，分離、封裝。

eSiFO?技術(shù)具有如下優(yōu)點(diǎn)：

1)可以實(shí)現(xiàn)多芯片系統(tǒng)集成 SiP，易于實(shí)現(xiàn)芯片異質(zhì)集成

2)滿足超薄和超小芯片封裝要求，細(xì)節(jié)距焊盤芯片集成(<60μm)，埋入芯片的距離可小于 30μm

3)與標(biāo)準(zhǔn)晶圓級(jí)封裝兼容性好

4)良好的散熱性和電性

5)可以在有源晶圓上集成

6)工藝簡(jiǎn)單，翹曲小，無塑封 / 臨時(shí)鍵合 / 拆鍵合

7)封裝靈活：WLP/BGA/LGA/QFP 等

8)與 TSV 技術(shù)結(jié)合可實(shí)現(xiàn)高密度三維集成

圖 6?兩顆芯片 SiP 集成（圖片來源：華天科技）

基于 eSiFO?技術(shù)的產(chǎn)品包括 RF Transceivers、Controller、Sensors、4G 射頻前端、毫米波芯片，F(xiàn)PGA 等等。圖 6 展示了兩個(gè)芯片集成的 SiP 封裝。特別的，這里兩個(gè)芯片同時(shí)置于一個(gè)異形腔體內(nèi)，芯片之間的距離只有幾十微米。這樣保證了芯片間高密度的互連。

華天的 eSiFO?已實(shí)現(xiàn)量產(chǎn)，其中一個(gè)典型高密度多芯片系統(tǒng)封裝產(chǎn)品出貨量已達(dá)數(shù)百萬顆。2020 年 2 月，eSiFO?核心技術(shù)獲得了美國(guó)專利授權(quán)（EMBEDDED SILICON SUBSTRATE FAN-OUT TYPE 3D PACKAGING STRUCTURE，US10559525 B2）。2020 年 3 月榮獲昆山市祖沖之攻關(guān)計(jì)劃“金π獎(jiǎng)”（唯一金獎(jiǎng)）。

2.3 各家 FOPLP

近年來 FOPLP（面板級(jí)扇出封裝）封裝技術(shù)受到的關(guān)注逐漸提高，如安靠（Amkor）、日月光（ASE）、英特爾（Intel）、納沛斯（nepes）、力成科技（PTI）、三星電機(jī)（SEMCO）、矽品（SPIL）、欣興電子（Unimicron）等大廠，都紛紛投入面板級(jí)扇出型封裝（Fan-Out Panel Level Packaging，F(xiàn)OPLP）技術(shù)研發(fā)，期待借此達(dá)到比晶圓級(jí)扇出型封裝（Fan-Out Wafer Level Packaging，F(xiàn)OWLP）更高的生產(chǎn)效益。成本儼然成為 FOPLP 的最大優(yōu)勢(shì)，在成本的考量之下，F(xiàn)OPLP 受到相關(guān)業(yè)者的認(rèn)可。

2016 年，三星電機(jī)成立了新的 FOPLP 部門，并建設(shè)了生產(chǎn)線，最初是用來生產(chǎn)電源管理芯片(PMIC)，進(jìn)入 2018 年之后，開始為三星 Galaxy Watch 制造用于應(yīng)用處理器（AP）芯片，三星電機(jī)在 FOPLP 技術(shù)投入給 4 億美元?，PMIC 和 DRAM 采用 SiP-ePoP 封裝。PMIC 和 AP 左右放置嵌入到基板中，實(shí)現(xiàn)垂直互連。Galaxy Watch PLP 具有三層 RDLs 和背面一層布線，減少 20%封裝厚度，提高了電、熱、擴(kuò)展電池容量。

日月光也推出面板級(jí)扇出型（Panel FO）封裝，2019 年底產(chǎn)線建置完成，將于 2020 下半年量產(chǎn)，應(yīng)用在射頻（RF）、射頻前端模組（FEM）、電源（Power）、Server。

力成科技 2016 年在新竹科學(xué)園區(qū)建成首條 Fine Line FOPLP 產(chǎn)線試運(yùn)行，2018 年 6 月進(jìn)入小批量生產(chǎn)階段。產(chǎn)品是聯(lián)發(fā)科電源管理芯片（PMIC）封測(cè)訂單，首顆采用 FOPLP 封裝技術(shù)的聯(lián)發(fā)科芯片于 2018 年第三季度問世，應(yīng)用于車用雷達(dá)領(lǐng)域。

中科四合面板級(jí)扇出封裝工藝開始批量進(jìn)入應(yīng)用。歷時(shí)四年研發(fā)，中科四合已完成低引腳數(shù)的分立器件板級(jí)扇出封裝技術(shù)開發(fā)與量產(chǎn)，2019 年 Q4 已實(shí)現(xiàn) DFN 類封裝產(chǎn)品月產(chǎn)能達(dá)到 180KK，量產(chǎn)封裝尺寸涵蓋 DFN0603、DFN1006、DFN2510、DFN3x3 等，產(chǎn)品可靠性符合汽車級(jí) AEC-Q101 標(biāo)準(zhǔn)，量產(chǎn)產(chǎn)品類型覆蓋 TVS 器件、肖特基二極管等，目前單芯片和多芯片集成的 MOSFET 產(chǎn)品、電源模塊、GaN 模組等產(chǎn)品正在開發(fā)中。2020 年，中科四合會(huì)持續(xù)加大板級(jí)扇出封裝工藝的量產(chǎn)產(chǎn)能，DFN 類封裝產(chǎn)能在 2020 年的 Q3 要實(shí)現(xiàn)單月產(chǎn)能突破 300KK，量產(chǎn)產(chǎn)品類型要從二極管類產(chǎn)品擴(kuò)展至 MOSFET 產(chǎn)品線。

3、三維玻璃通孔封裝

玻璃通孔（Through Glass Via，TGV）技術(shù)是一種應(yīng)用于圓片級(jí)三維封裝互連技術(shù)?？梢詰?yīng)用于 2.5D 轉(zhuǎn)接板集成、MEMS 器件三維封裝等領(lǐng)域。

由于玻璃具有介電常數(shù)低，損耗角小等特性，TGV 在射頻傳輸方面有更大的優(yōu)勢(shì)。

TGV 具有優(yōu)良高頻電學(xué)特性，工藝流程簡(jiǎn)單，不需沉積絕緣層；機(jī)械穩(wěn)定性強(qiáng)、翹曲小且成本低，大尺寸玻璃易于獲取；在射頻組件、光電集成，MEMS 等方面得到廣泛運(yùn)用。

圖 7：廈門云天 eGFO 技術(shù)

廈門云天半導(dǎo)體（Sky-semi）擁有領(lǐng)先的 TGV 技術(shù)，具有低成本通孔加工技術(shù)和電鍍填充技術(shù)。

4、3D WLCSP 技術(shù)

通過晶圓級(jí)封裝（wafer level package）技術(shù)可以實(shí)現(xiàn)芯片封裝后面積尺寸和芯片本身面積尺寸保持一致，不額外增加面積；其次擁有極短的電性傳輸距離，使芯片運(yùn)行速度加快，功率降低；同時(shí)還大大降低了傳感器芯片的封裝成本。

華天科技在基于 TSV 的 3D WLCSP 量產(chǎn)圖像傳感器的基礎(chǔ)上，于 2016 年開始研發(fā)應(yīng)用于指紋傳感器的 3D WLCSP，并于 10 月順利量產(chǎn)，并批量供貨給華為 MATE9。

于大全在分享中也指出，目前，通信已經(jīng)進(jìn)入 5G 時(shí)代，RF、濾波（Filter）和 SAW 等器件數(shù)量大幅增加，如何保持最優(yōu)化的芯片面積，將推動(dòng) WLP、SiP 技術(shù)將獲得更廣泛應(yīng)用。

圖 8 先進(jìn)封裝：5G 通訊核心技術(shù)之一

云天半導(dǎo)體可實(shí)現(xiàn) 4/6 英寸晶圓級(jí)芯片尺寸封裝，采用薄膜制作空腔，具有超薄超小封裝尺寸，目前已完成多款晶圓級(jí)三維集成工藝開發(fā)。

云天半導(dǎo)體還率先開發(fā)了基于玻璃基板的 IPD 集成技術(shù)（WL-IPD），開展了高 Q 值電感、微帶濾波器、天線、變壓器等一系列射頻器件研發(fā)，具有低成本，高性能，易于三維集成等突出優(yōu)點(diǎn)。研發(fā)了應(yīng)用于毫米波封裝的嵌入式玻璃扇出技術(shù)（eGFO）。這項(xiàng)獨(dú)特的技術(shù)有可能滿足下一代毫米波芯片對(duì)高線性度，低噪聲，低損耗封裝互連和更高板級(jí)可靠性的需求。目前已經(jīng)為客戶提供了 77GHz+天線和 94GHz 雷達(dá)芯片的封裝解決方案。

三、晶圓級(jí)三維集成新趨勢(shì)

TSV 轉(zhuǎn)接板 CoWoS 技術(shù)在高性能集成領(lǐng)域優(yōu)勢(shì)明顯，但成本過高，只適合高端產(chǎn)品。扇出封裝的整體市場(chǎng)還不大，除去 InFO 在 AP 上大規(guī)模應(yīng)用，缺乏規(guī)?；慨a(chǎn)應(yīng)用。需要解決的是良率、可靠性，以及具體產(chǎn)品應(yīng)用時(shí)，和傳統(tǒng)封裝的性價(jià)比情況。

圖 9?幾種三維晶圓級(jí)技術(shù)比較

最近，臺(tái)積電又提出了 SoIC（System on Integrated Circuit）的概念。該技術(shù)本質(zhì)上屬于 3D IC 技術(shù)范疇，主要采用為 W2W、C2W 混合鍵合技術(shù)，實(shí)現(xiàn) 10μm 以下 I/O 節(jié)距互連，減少寄生效應(yīng)，提高性能。芯片本身可以具有用于三位互連的 TSV 結(jié)構(gòu)，由于取消了凸點(diǎn)，集成堆疊的厚度更薄。該技術(shù)適于多種封裝形式，不同產(chǎn)品應(yīng)用。此技術(shù)不僅可以持續(xù)維持摩爾定律，也可望進(jìn)一步突破單一芯片運(yùn)行效能瓶頸。

2019 年 3 月，中芯長(zhǎng)電發(fā)布世界首個(gè)超寬頻雙極化的 5G 毫米波天線芯片晶圓級(jí)集成封裝 SmartAiP?（Smart Antenna in Package）工藝技術(shù)，這是 SmartAiP? 3D-SiP 工藝平臺(tái)首次在具體市場(chǎng)領(lǐng)域得到應(yīng)用。SmartAiP?通過超高的垂直銅柱互連提供更強(qiáng)三維(3D)集成功能，加上成熟的多層雙面再布線(RDL)技術(shù)，結(jié)合晶圓級(jí)精準(zhǔn)的多層天線結(jié)構(gòu)、芯片倒裝及表面被動(dòng)組件，使得 SmartAiP?實(shí)現(xiàn)了 5G 天線與射頻前端芯片模塊化和微型化的高度集成加工，具有集成度高、散熱性好、工藝簡(jiǎn)練的特點(diǎn)。

2020 年 Intel 發(fā)布了 Lakefield 處理器，該處理器將使用多塊 10nm 制造的計(jì)算芯片（compute die）堆疊在使用 22nm 制造的基底芯片（base die）上，這個(gè) 22nm 芯片即“有源轉(zhuǎn)接板”（active interposer）。10nm 計(jì)算芯片與 22nm 基底芯片之間使用 TSV 通孔做電氣互聯(lián)，同時(shí)計(jì)算芯片之間的通信則通過基底芯片中的互聯(lián)來完成?？梢灶A(yù)見，這種有源轉(zhuǎn)接板將不斷得到應(yīng)用。

于大全博士認(rèn)為，有源芯片高密度 TSV 互連技術(shù)的出現(xiàn)，以 HBM 和有源轉(zhuǎn)接板集成技術(shù)為代表，標(biāo)志著前道封裝時(shí)代的到來。

四、總結(jié)

先進(jìn)封裝技術(shù)越來越依賴于先進(jìn)制造工藝，越來越依賴于設(shè)計(jì)與制造企業(yè)之間的緊密合作，因此，具有前道工藝的代工廠或 IDM 企業(yè)在先進(jìn)封裝技術(shù)研發(fā)與產(chǎn)業(yè)化方面具有技術(shù)、人才和資源優(yōu)勢(shì)，利用前道技術(shù)的封裝技術(shù)逐漸顯現(xiàn)。

臺(tái)積電近年來成為封裝技術(shù)創(chuàng)新的引領(lǐng)者。從臺(tái)積的 CoWoS 到 InFO，再到 SoIC，實(shí)際上是一個(gè) 2.5D、3D 封裝，到真正三維集成電路，即 3D IC 的過程，代表了技術(shù)產(chǎn)品封裝技術(shù)需求和發(fā)展趨勢(shì)。作為封測(cè)代工企業(yè)（OSAT），面臨前道企業(yè)在先進(jìn)封裝技術(shù)領(lǐng)域的競(jìng)爭(zhēng)，必須尋求對(duì)應(yīng)低成本高性能封裝技術(shù)，展開差異化競(jìng)爭(zhēng)，才能在激烈的競(jìng)爭(zhēng)中不斷發(fā)展。

隨著集成電路應(yīng)用多元化，智能手機(jī)、物聯(lián)網(wǎng)、汽車電子、高性能計(jì)算、5G、人工智能等新興領(lǐng)域?qū)ο冗M(jìn)封裝提出更高要求，封裝技術(shù)發(fā)展迅速，創(chuàng)新特別活躍，競(jìng)爭(zhēng)特別激烈。

先進(jìn)封裝向著系統(tǒng)集成、高速、高頻、三維、超細(xì)節(jié)距互連方向發(fā)展；晶圓級(jí)三維封裝成為多方爭(zhēng)奪焦點(diǎn)，臺(tái)積電成為封裝技術(shù)創(chuàng)新的引領(lǐng)，利用前道技術(shù)的前道封裝技術(shù)逐漸顯現(xiàn)。

高密度 TSV 技術(shù) /FO 扇出技術(shù)成為新時(shí)代先進(jìn)封裝的核心技術(shù)。技術(shù)本身不斷創(chuàng)新發(fā)展，以應(yīng)對(duì)更加復(fù)雜的三維集成需求。其中針對(duì)高性能 CPU/GPU 應(yīng)用，2.5D TSV 轉(zhuǎn)接板作為平臺(tái)型技術(shù)日益重要。存儲(chǔ)器，特別是 HBM 產(chǎn)品，得益于 TSV 技術(shù)，帶寬得到大幅度提升。

扇出型封裝由于適應(yīng)了多芯片三維系統(tǒng)集成需求，得到了快速發(fā)展。多種多樣的扇出技術(shù)不斷涌現(xiàn)，以滿足高性能、低成本要求。一些扇出技術(shù)的研發(fā)是為了取代 2.5D 高成本方案，但三維扇出的垂直互連密度不高。

玻璃通孔集成技術(shù)由于創(chuàng)新性的低成本通孔加工技術(shù)開發(fā)成功，在射頻領(lǐng)域的應(yīng)用將會(huì)得到大規(guī)模應(yīng)用。晶圓級(jí)三維封裝在 RF 射頻模塊領(lǐng)域具有巨大應(yīng)用潛力。