片上誤差（OCV）的來龍去脈

在IC設(shè)計中，所有器件的GDS數(shù)據(jù)是一樣的，但是在IC制造的時候，相同的GDS可能會選用不用的die。不同晶圓的die電氣特性可能不一樣，相同晶圓的不同位置的die的電氣特性可能也不一樣。

例如如下的三個位置的die分別位于晶圓的頭部、腰部、臀部。

所以在一個晶圓內(nèi)部，有數(shù)百個芯片，每個晶圓的每個die都不一樣?；蛘撸绻覀兏钊氲匮芯?，我們會發(fā)現(xiàn)一個 IC 內(nèi)部有數(shù)百萬個晶體管，而單個 IC 中的所有晶體管都不相同。因此，即使在單個 IC 以及芯片同一批次內(nèi)，晶體管的電氣特性也會有所不同?，F(xiàn)在一個重要的問題來了，所有這些變化是從哪里來的？這些變化的根本原因是什么？答案是制造過程本身是這些變化的主要原因。

Variation的三個主要來源是過程、電壓和溫度。這些Variation統(tǒng)稱為 PVT ?Variation。我們在設(shè)計 ASIC 時已經(jīng)進行了 PVT 分析并處理了這些Variation，那么為什么我們需要單獨處理 OCV？答案是，在 PVT 分析中不能考慮所有的Variation。其中一些是可預(yù)測的，可以隨著技術(shù)的成熟而輕松建模，但其中一些是高度不可預(yù)測的，無法輕松建模。下圖顯示了 PVT 和 OCV 變體的各種組件。

在process variation中，有兩種類型的variation，一種是systematic variation（系統(tǒng)偏差），另一種是non-systematic variation（非系統(tǒng)偏差）或random variation（隨機偏差）。系統(tǒng)偏差源于光學(xué)接近校正 (Optical Proximity Corrections) 或化學(xué)機械策略 (Chemical Mechanical Policing)，它們在本質(zhì)上是可預(yù)測的，并且可以在 PVT 變化中建模。非系統(tǒng)偏差來自隨機摻雜劑波動 (Random Dopant Fluctuation)、線邊緣粗糙度 (Line Edge Roughness) 或由于高度不可預(yù)測且不易建模的氧化物厚度變化 (Oxide Thickness Variations)?；蛘呶覀兛梢哉f這些偏差本質(zhì)上是隨機的。

在Voltage variation中，一種是由于外部電源電壓的變化，另一種是由于芯片內(nèi)部的電壓變化。沒有理想的電源電壓，即使在電源電壓設(shè)計中非常小心，電源電壓也始終存在 2-5% 的偏差。這種類型的變化在 PVT 中得到了注意，但另一種類型的變化是由于內(nèi)部 IR 壓降造成的，并且不可能在 PVT 中建模，因為它本質(zhì)上是隨機的并且取決于設(shè)計。因此，我們需要注意 OCV 中的這種電壓偏差。

如果我們談?wù)摐囟龋敲从幸粋€芯片運行的環(huán)境溫度，另一個溫度是晶體管的結(jié)溫。結(jié)溫是環(huán)境溫度加上因芯片功耗而升高的溫度之和。結(jié)溫總是遠高于環(huán)境溫度，任何晶體管的特性主要取決于結(jié)溫。在 PVT 中可以注意環(huán)境溫度，但對于結(jié)溫變化，我們需要在 OCV 中考慮。

線性區(qū) NMOS 晶體管的漏極電流可以定義為：

其中 Id 是漏極電流，μn 是電子遷移率，εox 是氧化硅的介電常數(shù)，tox 是氧化物厚度，W 是晶體管的寬度，L 是晶體管的柵極長度，如下圖所示。

在漏極電流方程中，取決于制造工藝的因素有：柵極氧化層厚度 (tox)、晶體管（W）、晶體管長度 (L)和晶體管的閾值電壓。

因此，如果上述任何一個因素在制造過程中發(fā)生變化，都會影響漏極電流。單元的延遲取決于漏極電流，因此由于工藝變化，標(biāo)準(zhǔn)單元的延遲會發(fā)生變化。

光學(xué)接近校正 (OPC) 是一種在掩模生成之前應(yīng)用于版圖的過程，以便更好地復(fù)制晶圓上的版圖。在這個過程中，一般來說，邊緣的版圖可以獲得更好的良率。

光刻工藝是一種非理想工藝，很難在硅片上打印出精確的版圖。因此，晶圓上的實際版圖尺寸和打印的幾何形狀存在差異。

Process variation通常包括如下方面。光刻：光學(xué)接近校正 (OPC)、隨機摻雜劑波動 (RDF)、線邊緣粗糙度 (LER)。蝕刻：化學(xué)機械策略 (CMP)、氧化物厚度變化 (OTV)。

PVT 中會考慮外部電壓變化，但根據(jù)設(shè)計，芯片中可能會發(fā)生內(nèi)部電壓變化。供電網(wǎng)絡(luò)中可能會出現(xiàn) IR 壓降，這可能會導(dǎo)致cell的可用電壓發(fā)生變化。

電源來自power pads/Bumps，并通過統(tǒng)稱為電源傳輸網(wǎng)絡(luò) (PDN) 或電源網(wǎng)絡(luò)的金屬條和導(dǎo)軌分配到芯片內(nèi)的所有標(biāo)準(zhǔn)單元。對于所有標(biāo)準(zhǔn)單元，power pads和標(biāo)準(zhǔn)單元之間的距離不可能相同。因此，根據(jù)設(shè)計，標(biāo)準(zhǔn)單元的可用 VDD 會有所不同。一個cell的延遲和可用的 VDD正相關(guān)，如果 VDD 越小延遲將越大。

晶體管電氣特性強烈依賴于結(jié)溫。根據(jù) ASIC 的應(yīng)用，在 PVT 中考慮環(huán)境溫度。但芯片內(nèi)部的功耗可能會提高附近的結(jié)溫，并可能影響整個芯片的性能。

有時還會根據(jù)cell的放置密度和功率要求形成局部熱點，影響結(jié)溫，最終導(dǎo)致電流變化和cell延遲。結(jié)溫是環(huán)境溫度和cell功耗升高的溫度之和。這整個事情是不可預(yù)測的，不能在 PVT 中處理，所以我們必須處理 OCV 中的這些變化。

如果在設(shè)計 ASIC 時不注意芯片上的偏差，可能會導(dǎo)致post-silicon failure?？紤]數(shù)據(jù)路徑延遲增加或啟動時鐘路徑延遲增加或捕獲時鐘路徑延遲因 OCV 而減少的情況。在所有情況下，都可能因 OCV 而出現(xiàn)建立時間違反。保持時間也可能發(fā)生類似的情況。

給cell delay和net delay加額外的derate系數(shù)。

https://teamvlsi.com/2020/07/ocv-aocv-and-ocv-in-vlsi-comparative.html