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此設(shè)計可將Altera FPGA 連接到LVDS 接口模數(shù)轉(zhuǎn)換器的起點

2018/11/16
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描述

該參考設(shè)計和相關(guān)的示例 Verilog 代碼可用作將 Altera FPGA 連接到德州儀器 (TI) 高速 LVDS 接口模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 的起點。其中說明了固件實施并介紹了所需的計時限制。

特性

該設(shè)計僅為固件，并進行了詳細論述以幫助理解

示例 Verilog 代碼是 FPGA 連接到高速數(shù)據(jù)轉(zhuǎn)換器應用的簡單起點

該設(shè)計可輕松擴展到其他 TI 高速數(shù)據(jù)轉(zhuǎn)換器

ADC 和 DAC 部分是分開的，以防只需使用其中一個

詳細介紹了有關(guān) DAC 和 ADC 的接口計時限制

已使用現(xiàn)成的 TI EVM 對固件進行了測試

  • 原理圖.zip
    描述：原理圖
  • 測試數(shù)據(jù).pdf
    描述：測試數(shù)據(jù)

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