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半導體業(yè)界的年度盛事–超大型積體技術(shù)及電路國際會議(Symposium on VLSI Technology and Circuits)，再度成為各大技術(shù)研究機構(gòu)展示其研發(fā)成果的舞臺。包含比利時微電子研究中心(imec)及中國臺灣的工研院，都在這次論壇期間發(fā)表其最新的研究成果。
工研院連結(jié)產(chǎn)學 磁性記憶體取得重大突破
工研院在今年的VLSI論壇上，分別發(fā)表了與臺積電合作的自旋軌道扭矩磁性記憶體(Spin Orbit Torque Magnetoresistive Random Access Memory, SOT-MRAM)陣列晶片，以及和陽明交通大學聯(lián)合開發(fā)，工作溫度橫跨近400度的新興磁性記憶體技術(shù)。
工研院電子與光電系統(tǒng)所所長張世杰表示，MRAM有媲美SRAM的讀寫速度，兼具快閃記憶體非揮發(fā)性，近年來已成為半導體先進製程、下世代記憶體與運算的新星。記憶體若在高寫入速度的前提下，使用的電壓電流越小，則代表效率越高，工研院攜手臺積電共同發(fā)表具備高寫入效率與低寫入電壓SOT-MRAM技術(shù)，并達成0.4奈秒高速寫入、7兆次讀寫之高耐受度，比歐洲最大的半導體研究機構(gòu)imec先前創(chuàng)下的紀錄多一百倍，還有超過10年資料儲存能力等特性，未來可整合成先進製程嵌入式記憶體，在AI人工智慧、車用電子、高效能運算晶片等領域具有極佳的前景。
工研院與陽明交通大學的合作，則聚焦在自旋轉(zhuǎn)移矩磁性記憶體(Spin-Transfer-Torque MRAM, STT-MRAM)的多層膜與元件改良上，可提高寫入速度、縮短延遲、降低寫入電流與增高使用次數(shù)等特色，且工作溫度為攝氏127度到零下269度。工作溫度橫跨近400度的多功能磁性記憶體是首次被實驗驗證，未來在量子電腦、航太領域等前瞻應用與產(chǎn)業(yè)上，具備極大的潛力。
imec展示晶背供電整合方案
imec在今年的VLSI論壇上，則是以晶背供電技術(shù)作為發(fā)表的重點。imec首度展示基于埋入式電源軌(Buried Power Rail, BPR)技術(shù)，從晶片背面供電的邏輯IC布線方案。BPR採用奈米硅穿孔(nTSV)結(jié)構(gòu)，將晶圓正面的元件連接到BPR上，取得運作所需的電力。微縮化的鰭式場效電晶體(FinFET)若透過這些BPR實現(xiàn)互連，性能便可不受晶背製程影響。
imec所展示的晶背供電整合布線。FinFET微縮元件透過nTSV與BPR連接至晶圓背面，與晶圓正面連接則利用BPR、通孔對電源軌(via to BPR；VBPR)以及電源超出主動區(qū)(metal over active；MOA)的結(jié)構(gòu)設計
這套先進的布線方案能分離電源線與訊號線的配置，推動2nm以下邏輯晶片持續(xù)微縮，還能增強供電效能，進而提升系統(tǒng)性能。此外，imec也在晶圓背面導入了採用2.5D金屬—絕緣體—金屬(MIM)結(jié)構(gòu)的電容，展現(xiàn)更佳的晶片效能。
把電源線跟訊號線分開，可以有效減緩后段製程布線壅塞的問題，還能帶來優(yōu)化供電效能的好處。imec于2019年首次提出這項技術(shù)，不同的製程方案也隨之出現(xiàn)。例如，在2021年VLSI論壇，imec首度展示晶背導線互連的實例，將奈米硅穿孔連接到位于晶圓正面的M1金屬層襯墊。在2022年，imec進一步展示了一套進階整合方案，透過BPR將FinFET微縮元件一齊連接到晶圓正面與背面，創(chuàng)下全球首例。
imec的CMOS元件技術(shù)研究計畫主持人Naoto Horiguchi表示，從微縮元件與提升性能的角度來看，採用晶背供電設計并導入埋入式電源軌是最有可能實現(xiàn)晶背供電網(wǎng)路的解決方案，這些電源軌在前段製程中埋入晶片，以局部布線的結(jié)構(gòu)設計推動晶片微縮。
他接著說明，imec在開發(fā)測試晶片時，從晶圓正面定義埋入式電源軌的圖形，隨后將奈米硅穿孔連接到這些電源軌上，結(jié)果顯示FinFET元件性能不受晶背製程影響，這就包含接合目標晶圓與承載晶圓、薄化晶背以及製造深度長達320nm的奈米硅穿孔。奈米硅穿孔以垂直向與埋入式電源軌緊密接合，各穿孔的間距僅200nm，不佔用標準單元尺寸，能確保元件繼續(xù)微縮至2nm以下。
晶背供電設計可望從系統(tǒng)層面提升整體供電效能，尤其目前元件所需的功率密度持續(xù)攀升，供應電壓或IR壓降的問題也越來越嚴峻。imec的3D系統(tǒng)整合計畫副總裁Eric Beyne指出，為了應對IR壓降問題，imec在晶背製程中導入一顆2.5D柱狀MIM結(jié)構(gòu)的去藕電容。透過這顆2.5D電容，電容密度因此提升了4~5倍，IR壓降現(xiàn)象與不使用電容及2D電容相比，分別改善了32.1%及23.5%。這些分析結(jié)果來自一套經(jīng)過實驗數(shù)據(jù)校正的IR壓降模擬架構(gòu)。
Beyne總結(jié)說，我們的研究成果顯示晶圓背面具備高彈性的設計空間，還能訴諸全新的設計選擇，解決傳統(tǒng)2D晶片微縮的痛點。此外，我們也展示了一些3D系統(tǒng)級微縮技術(shù)的效能，在剝離承載晶圓時，以功能性晶圓取而代之，例如用于3D SOC邏輯元件堆疊的邏輯晶圓，而底層的晶?？蓮木П橙〉秒娫垂?。
