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引言：本文我們繼續(xù)介紹7系列FPGA器件配置，主要介紹幾種常見的配置方案。
1.串行配置模式
在串行配置模式下，F(xiàn)PGA通過每個CCLK周期加載一個配置位進行配置。CCLK是主串行模式下的輸出，是從串行模式下的輸入。圖1顯示了基本的7系列FPGA串行配置接口。
圖1、7系列FPGA串行配置接口
1.1 從串行配置模式
從串行配置通常用于串行菊花鏈中的器件，或從外部微處理器或CPLD配置單個器件時（見圖2）。除了CCLK的方向外，設(shè)計注意事項與主串行配置類似。CCLK必須由外部時鐘源驅(qū)動。
圖2、從串行模式配置舉例
- 7系列FPGA VCCO_0和Xilinx電纜VREF必須具有相同的電壓；DONE引腳為開路漏極輸出；INIT_B引腳是一個雙向開放式漏極引腳，需要一個外部上拉電阻器；對于串行配置，必須為CCLK設(shè)置位流啟動時鐘設(shè)置；CCLK信號完整性至關(guān)重要，可能需要匹配端接；VCCBATT是存儲在SRAM中的AES密鑰的電源。使用時，應(yīng)將其連接至電池電源。
1.2 主串行配置模式
主串行配置模式與從串行配置模式相同，只是FPGA生成CCLK。也就是說，CCLK是主串行模式下的輸出。對于7系列FPGA，主SPI模式是串行Flash器件低引腳數(shù)配置的主要配置模式。
1.3 時鐘串行配置數(shù)據(jù)
圖3顯示了如何在從串行和主串行模式下將配置數(shù)據(jù)傳輸到7系列FPGA中。
圖3、串行配置時鐘順序
- Bit0為第一個字節(jié)最高位。例如，如果第一個字節(jié)是0xAA（10101010）、位0=1、位1=0、位2=1，等等；對于主配置模式，CCLK僅在INIT_B變高后輸出驅(qū)動，到DONE變高后短暫驅(qū)動。否則，CCLK處于高Z狀態(tài)；CCLK可在從機串行模式下自由運行。
2.主SPI配置模式
7系列FPGA主SPI配置模式允許使用低引腳數(shù)、行業(yè)標準SPI閃存器件進行位流存儲。FPGA支持直接連接到SPI閃存器件的實際標準四線接口，用于讀取存儲的配置文件位流。7系列FPGA主SPI配置模式（圖4）可以選擇支持x2和x4快速輸出讀取操作的SPI設(shè)備進行讀取。這些輸出模式按比例比標準1位SPI接口快。此外，下降沿時鐘模式可用于更好地利用整個時鐘周期，并允許更高的配置速度。
圖4、7系列FPGA SPI配置接口
圖5顯示了具有x1或x2數(shù)據(jù)寬度的SPI配置的連接。這些連接是相同的，因為x2模式使用D00_MOSI引腳作為雙用途數(shù)據(jù)輸入/輸出引腳。菊花鏈配置模式僅在SPI x1模式下可用。
圖5、7系列FPGA SPI x1/x2配置接口
圖6顯示了具有x4數(shù)據(jù)寬度的SPI配置的連接。
圖6、7系列FPGA SPI x4配置接口
- DONE引腳為開路漏極輸出；INIT_B引腳是一個雙向開放式漏極引腳。需要一個外部上拉電阻；必須為用于SPI配置的CCLK設(shè)置位流啟動時鐘設(shè)置；CCLK信號完整性至關(guān)重要，可能需要端接；對于菊花鏈SPI x1配置模式，DOUT應(yīng)連接到下游FPGA的DIN。x2或x4 SPI模式不支持菊花鏈；從Flash到FPGA的數(shù)據(jù)路徑應(yīng)考慮一個串聯(lián)電阻器，以最小化過沖；7系列FPGA VCCO_0電源必須與用于SPI設(shè)備I/O的VCC兼容；數(shù)據(jù)從CCLK下降沿上的SPI時鐘輸出，并在上的FPGA上時鐘輸入；通過ConfigRate選項調(diào)整CCLK頻率?；蛘撸珽xtMasterCclk_en選項可以將CCLK切換到來自EMCCLK引腳的源，以使用外部時鐘源；VCCBATT是存儲在SRAM中的AES密鑰的電源。它應(yīng)該是連接的使用時連接到電池電源。
3.主BPI配置模式
7系列FPGA主BPI配置模式（圖7）支持使用行業(yè)標準的并行NOR（BPI）閃存設(shè)備進行比特流存儲。FPGA支持直接連接到BPI閃存的地址、數(shù)據(jù)和控制信號，以提取存儲的位流。
圖7、7系列FPGA主BPI 配置接口
這種模式配置接口FPGA需要連接的信號較多，硬件布線稍復雜些。由于采用并行總線進行配置數(shù)據(jù)傳輸，具有較高的配置速度。如果項目對配置時間具有較高要求，并行配置模式可以大大縮短上電配置時間。如果對配置速度無要求，經(jīng)常采用串行配置方式，簡化硬件設(shè)計。圖8給出了主BPI配置模式讀操作舉例。
圖8、7系列FPGA主BPI配置接口-異步讀操作舉例
- 7系列FPGA VCCO_0電源輸入和Xilinx電纜VREF必須連接到相同的電壓；7系列FPGA組電壓VCCO_14提供：A[15:00]、FCS_B、D[15:00]、EMCCLK、PUDC_B和CSO_B信號。氣缸組電壓VCCO_15提供：A[28:16]、FWE_B、FOE_B、ADV_B、RS0和RS1信號；對于BPI模式，M[2:0]=010；圖8顯示了x16 BPI接口。
對于x8 BPI接口，僅使用D[07:00]；向數(shù)據(jù)引腳發(fā)送位流遵循與SelectMAP模式相同的位交換規(guī)則。參見第83頁的并行總線位順序；CCLK輸出不用于在異步讀取模式下連接到閃存，但用于在配置期間對閃存讀取數(shù)據(jù)進行采樣。所有定時均參考CCLK；RS[1:0]引腳未按圖2-17所示連接。這些輸出引腳是可選的，可用于多引導配置；DONE引腳為開路漏極輸出；有關(guān)特定閃存信號連接的詳細信息，請參考BPI閃存供應(yīng)商數(shù)據(jù)表。為防止地址錯位，用戶應(yīng)密切注意所用字節(jié)/字模式的閃存系列地址LSB。并非所有閃存系列都使用A01作為地址LSB；所示JTAG連接用于簡單的單設(shè)備JTAG掃描鏈。當JTAG掃描鏈上有多個設(shè)備時，使用適當?shù)腎EEE Std 1149.1菊花鏈技術(shù)連接JTAG信號。TCK信號完整性對于JTAG的運行至關(guān)重要。路由、終止并在必要時適當緩沖TCK信號，以確保JTAG掃描鏈中設(shè)備的信號完整性；顯示FPGA模式（M[2:0]）引腳設(shè)置為主BPI模式（010）。
建議使用戶能夠?qū)PGA模式引腳更改為JTAG模式（101）的板級選項的實現(xiàn)，以便在設(shè)計期間為FPGA啟用基于JTAG的調(diào)試功能。這不是必需的，但JTAG模式設(shè)置可確保調(diào)試期間不會受到主BPI配置的干擾；在本示例示意圖中，F(xiàn)PGA PUDC_B引腳與接地相連，從而在配置期間實現(xiàn)內(nèi)部上拉，包括非專用配置I/O。PUDC_B也可以在配置期間將非專用配置I/O設(shè)置為3狀態(tài)；VCCBATT是存儲在SRAM中的AES密鑰的電源。使用時，應(yīng)將其連接至電池電源；此示例示意圖支持單比特流配置。因此，在本示例示意圖中，F(xiàn)PGA RS[1:0]引腳未連接；有關(guān)VCCINT電源電壓，請參見相應(yīng)的7系列FPGA數(shù)據(jù)表。
4.SelectMAP配置模式
SelectMAP配置接口（圖9）為7系列FPGA配置邏輯提供8位、16位或32位雙向數(shù)據(jù)總線接口，可用于配置和回讀。數(shù)據(jù)總線的回讀和讀取方向僅適用于從屬SelectMAP模式。CCLK是主選擇映射模式下的輸出，是從選擇映射模式下的輸入?？梢酝ㄟ^SelectMAP總線配置一個或多個7系列設(shè)備。
圖9、7系列FPGA SelectMAP配置接口圖10顯示了從配置模式SelectMAP配置舉例。
圖10、從配置模式SelectMAP配置舉例
- 參考XAPP583，使用微處理器通過從串行或從SelectMAP模式配置7系列FPGA，了解一種可能實現(xiàn)的討論；處理器或CPLD I/O需要支持與連接的FPGA引腳兼容的電壓。7系列FPGA VCCO_0電源輸入和Xilinx電纜VREF必須具有相同的電壓；DONE引腳為開路漏極輸出；INIT_B引腳是一個雙向開放式漏極引腳，需要一個外部上拉電阻；對于SelectMAP配置，必須為CCLK設(shè)置位流啟動時鐘設(shè)置；如果只配置一個FPGA，并且不需要回讀，則CSI_B和RDWR_B信號可以連接到地；CCLK信號完整性至關(guān)重要，可能需要端接。建議通過模擬來確定適當?shù)慕K止，因為它取決于應(yīng)用程序；VCCBATT是存儲在SRAM中的AES密鑰的電源。使用時，應(yīng)將其連接至電池電源；對于從SelectMAP配置，數(shù)據(jù)總線寬度可以是x8、x16或x32。從屬SelectMAP x16和x32總線寬度不支持AES加密的比特流。
