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Samsung 14nm FinFET 推出至今也有一段時(shí)間，到底有哪些產(chǎn)品使用呢？
隨著 Samsung Exynos 7 Dual 7270 這款整合 LTE Modem 與聯(lián)網(wǎng)能力的穿戴式裝置用 SoC 進(jìn)入量產(chǎn)，這家韓系品牌在 14nm FinFET 的布局也跟著廣泛許多。
第一款使用 14nm FinFET 的產(chǎn)品時(shí) Exynos7 Octa 7420，其處理器架構(gòu)為四核 ARM Cortex-A57 與四核 ARM Cortex-A53，被運(yùn)用在 Samsung GALAXY S6 與 Samsung GALAXY Note 5 上；Samsung Exynos 7Octa 742 的對手為同處理器架構(gòu)與 TSMC 20nm 制程的 Qualcomm Snapdragon 810。
跟著第二款 14nm FinFET 的產(chǎn)品是 Exynos8 Octa 8890，這款處理器首度使用 Samsung Semiconductor 的自主架構(gòu)處理器 Mongoose，并搭配 ARM Cortex-A53 處理器。
更重要的是，這款 SoC 也是 Samsung 一款整合 LTE Modem 的產(chǎn)品。
在 LTE Modem 部分，Exynos 8Octa 8890 的下載規(guī)范為 Cat. 12，而上傳規(guī)范則是 Cat.13。
Samsung Exynos 8 Octa 8890 的對手為 Qualcomm Snapdragon 820，一款同為 14nm FinFET 制程，并采用 Kryo 自主架構(gòu)的四核心 SoC。
兩款高階產(chǎn)品外，14nm FinFET 制程也陸續(xù)在中階與入門產(chǎn)品上使用。
首先是 Exynos 7 Octa 7870，一款整合 LTE Cat. 6 Modem 與 GNSS 方案的中階產(chǎn)品。在處理器方面，Exynos 7 Octa 7870 為八核心 ARM Cortex-A53，就同樣處理器架構(gòu)的產(chǎn)品就有 16nm FinFET 的 MediaTek Helio P20 以及 14nm FinFET 的 Qualcomm Snapdragon 625。
在 Exynos 7 Octa 7870，另一款入門級的 SoC 為 Exynos 7 Quad 7570。
Exynos 7 Quad 7570 為四核 ARM Cortex-A53 架構(gòu)處理器，與 Exynos 7 Octa 7870 相同，搭配了 LTE Cat. 4 Modem 以及 Wi-Fi、Bluetooth、FM 以及 GNSS 等完整的聯(lián)網(wǎng)能力。
14nm FinFET 之后，SamsungElectronics、TSMC 與 Intel 都將進(jìn)入 10nm 制程，其中 Qualcomm Snapdragon 830 或 835、MediaTek Helio X30 都將開始采用相關(guān)制程。對了，GlobalFoundries 目前用的 14nm FinFET 制程技術(shù)也是源自 Samsung Semiconductor。
三星 14nm LPE FinFET 揭密
我們從觀察典型三星 14 nm LPE FinFET 晶體管的 SEM 側(cè)視圖開始(圖 1)。晶體管通道如同矽鰭片(Si Fin)般地形成，而非由圖片的左下角向右上方生長。這些鰭片被埋在電介質(zhì)下方而無法直接看到，因此，我們以箭號指示其方向。金屬閘就位于正交方向，覆蓋在整個(gè)鰭片的兩側(cè)與頂部。在閘電極的任一側(cè)可看到較大的源極與汲極(S/D)觸點(diǎn)。
圖 1：三星 14 nm LPE FinFET 晶體管的側(cè)視 SEM 圖
也許從另一張三星 FinFET 晶體管的平面圖(圖 2)中能更清楚的看到閘極與鰭片的布局。四片矽鰭以垂直的方向排列在水平方向的金屬閘極正下方。這兩種晶體管結(jié)構(gòu)周圍都圍繞著一個(gè)阱觸環(huán)，用于隔離其與芯片上的其他電路部份。
該鰭片間距約有 49nm，必須采用雙重圖案制程來制造。在此提供了兩種選擇：英特爾所使用的『雙微影蝕刻』(LELE)，或是『自對準(zhǔn)雙微影圖案法』(SADP)。我們認(rèn)為三星采用了 LELE 制程為鰭片制圖，但最后還需要額外使用光罩與微影制程，才能中斷晶體管的兩端。
圖 2：三星 14nm FinFET 晶體管的平面圖
圖 3 是 Exynos 7420 所使用的典型 NMOS 晶體管之 TEM 橫截面圖，而且我們還注意到閘極長度經(jīng)測量約有 30nm，這跟所宣稱的 14 nm 制程節(jié)點(diǎn)差距頗多，而在表 1 中所整理的英特爾和臺積電的情況也是一樣的。稍后我們將進(jìn)一步討論這個(gè)問題。
晶體管閘極使用替代性閘極制程制造，包括沉積犧牲層(通常為多晶矽)、圖案化與蝕刻，形成大約 30 個(gè)較寬的條形(stripe)區(qū)域。這些條形區(qū)域可定義出晶體管閘極長度。
圖 3：三星 Exynos 7420 的 NMOS 晶體管橫截面圖
接著，側(cè)壁間隔層(SWS)沿著閘極側(cè)面形成，并且用于作為掘入蝕刻定義及隨后的外延生長——為 NMOS 晶體管(eSi)生長矽，以及為 PMOS 晶體管生長矽鍺(eSiGe )等。在完全形成源極 / 汲極后，以氧化物填充腔室，接著再進(jìn)行化學(xué)機(jī)械研磨(CMP)制程。
PMOS 源極 / 汲極區(qū)域的 SiGe 具有圍繞矽鰭的較大晶格常數(shù)，因而在 PMOS 晶體管上產(chǎn)生壓縮應(yīng)變，從而提高其驅(qū)動電流。大量摻雜的 SiGe 與 NMOS eSi 源極 / 汲極也包覆在鰭片兩側(cè)，為鎢填充的觸點(diǎn)提供較大的接觸貼片，從而為晶體管實(shí)現(xiàn)更低的接觸電阻。
圖 4：三星 14nm 節(jié)點(diǎn)的 PMOS 電晶體管
在此移除該犧牲層閘極，并以其閘電介質(zhì)與金屬填充該閘極。圖 5 顯示金屬填充的 NMOS 與 PMOS 晶體管，兩個(gè)閘極就位于隔離區(qū)域的正上方。這些晶體管共用一個(gè)通用的氧化鉿(HfO)/ 氧化物高 k 閘極電介層堆疊。高密度的 HfO 隨晶體管邊緣外圍繞的暗帶襯托而清楚顯現(xiàn)。閘極氧化層則環(huán)襯在 HfO 的表面之外。
HfO 的內(nèi)面則環(huán)襯著 NMOS 與 PMOS 功函數(shù)金屬層，用于設(shè)定晶體管的閾值電壓，這些金屬分別擁有不同的組成。
閘極填充部份也有一點(diǎn)不同。從圖中可看到 NMOS 晶體管的內(nèi)層部份襯著氧化鈦(TiN)，再以鎢(W)填充，但 PMOS 晶體管則不然。閘極長度較短的 PMOS 晶體管并未使用鎢填充，原因在于 TiN 封閉閘極頂部，無法再為其填充鎢；而這也導(dǎo)致靠近底部的部份形成真空。在閘極長度較長的 PMOS 晶體管由于 TiN 未封閉閘極頂部，因而會再度出現(xiàn)鎢填充。
圖 5：虛擬 NMOS 和 PMOS 晶體管
我們在前面曾經(jīng)提到三星的 FinFET 晶體管較所描述的制程節(jié)點(diǎn)長度更長，但并不是只有三星如此。包括英特爾與臺積電所支援的 FinFET 閘極長度也比其制程節(jié)點(diǎn)更長(如表 1)。事實(shí)上，以微影尺寸的方式來看，與其所宣稱的制程節(jié)點(diǎn)也不盡相同。這究竟是怎么一回事？
圖 6 提供了一個(gè)線索。透過圖 6 分別描繪出針對幾個(gè)先進(jìn)邏輯元件所測得的實(shí)體層閘極長度、制造商所宣稱的制程節(jié)點(diǎn)，以及晶體管的接觸閘間距。晶體管以 130nm 節(jié)點(diǎn)進(jìn)行制造時(shí)，較大的閘極長度更接近制程節(jié)點(diǎn)。但從 110nm 到 65nm，閘極長度微縮的速度較制程節(jié)點(diǎn)更快速，也比制程節(jié)點(diǎn)更短。至于 45 nm 及其更小的制程，閘極長度的微縮速率則減緩。
我們還為相同的元件繪制出接觸閘間距，這一間距長度是制程節(jié)點(diǎn)的 3.3 倍，而且所有的制程節(jié)點(diǎn)在這一點(diǎn)上都是一樣的。我們還發(fā)現(xiàn)最小的金屬間距也可擴(kuò)展到大約 3 倍的制程節(jié)點(diǎn)。
我們經(jīng)常使用接觸閘間距和 6T SRAM 單元面積來代表制程節(jié)點(diǎn)；但這導(dǎo)致了一個(gè)問題：所謂的 16nm 或 14nm 制程節(jié)點(diǎn)真的是這樣的節(jié)點(diǎn)尺寸嗎？例如，三星的鰭片間距、閘極長度、接觸閘間距以及 6T SRAM 單元面積，都比英特爾的 14nm 更大，其 6T SRAM 單元面積也比臺積電的 16nm SRAM 更大。那么，它究竟是不是真的 14nm 制程？
我們之中有一名工程師認(rèn)為，鰭片間距最接近于制程節(jié)點(diǎn)，就像我們在 DRAM 中看到的主動間距以及在 NAND 快閃記憶體中的 STI 間距一樣。我們在表 1 中列出了英特爾、三星與臺積電 16/14nm 元件的 1/3 鰭間距，這看起來的確更能代表制程節(jié)點(diǎn)。
圖 6：晶體管閘極長度、接觸閘間距與制程節(jié)點(diǎn)的比較
那么，我們應(yīng)該可期待三星新一代的 LPP 制程有些什么變化？三星在最近的新聞發(fā)布中提到 LPP 制程將可提高 15%的晶體管開關(guān)速度，同時(shí)降低 15%的功耗。這些都是透過增加晶體管的鰭片高度以及增強(qiáng)應(yīng)變工程而實(shí)現(xiàn)的。而我則預(yù)期還會有一點(diǎn)點(diǎn)的制程微縮，從而使其晶體管尺寸與 6T SRAM 單元面積更接近于英特爾的 14nm 制程節(jié)點(diǎn)。
