基于JESD204B的LMK04821芯片項(xiàng)目開發(fā)

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一、?LMK04821功能介紹

LMK0482X系列是德州儀器推出的高性能時(shí)鐘調(diào)節(jié)芯片系列，該芯片目前有三種，分別為L(zhǎng)MK04821、LMK04826以及LMK04828，該系列芯片都支持最新的JESD204B協(xié)議。本次調(diào)試主要以LMK04821為例，對(duì)調(diào)試過程中出現(xiàn)的一些問題進(jìn)行總結(jié)說明。

其性能描述如下：

支持JESD204B；超低的時(shí)鐘抖動(dòng)和噪聲；能夠同時(shí)輸出14路差分時(shí)鐘：

<1>. 7對(duì)可作為JESD204B的SYSREF時(shí)鐘；

<2>.?最大輸出頻率可以達(dá)到3.1GHz;

<3>. 輸出差分時(shí)鐘的電平標(biāo)準(zhǔn)可編程選擇：LVPECL、LVDS、HSDS、以及LCPECL；

雙PLL結(jié)構(gòu)；PLL2的VCO分頻系數(shù)為1-32；輸出時(shí)鐘精確的數(shù)字延時(shí)、模擬延時(shí)、以及動(dòng)態(tài)延時(shí)；多工作模式：雙PLL、單PLL以及時(shí)鐘分發(fā)模式；

LMK0482X系列的這三款芯片不同之處在于支持不同的VCO，如下圖圖1所示：

圖1

LMK04821芯片的應(yīng)用示意圖如下圖圖2所示：

圖2

LMK0482X的管腳分布定義圖如下圖3所示，熟知每個(gè)管腳的功能很重要，逐一介紹：

圖3

PIN1、2：第0路Device CLK差分輸出；

PIN3、4：第1路SYSREF/Device CLK差分輸出；

PIN5：??該芯片的復(fù)位輸入或者是通用GPIO；

PIN6：??該芯片的時(shí)鐘同步輸入端口或者是連續(xù)SYSREF CLK請(qǐng)求輸入端口；

PIN7、8、9：沒用，懸空即可；

PIN10：??電源輸入；

PIN11：LDO旁路電容，外接10uf到地；

PIN12：LDO旁路電容，外接0.1uf到地；

PIN13、14：第3路SYSREF/Device CLK差分輸出；

PIN15、16：第2路Device CLK差分輸出；

PIN17：電源輸入；

PIN18：芯片的SPI配置CS信號(hào)；

PIN19：芯片的SPI配置SCK信號(hào)；

PIN20：芯片的SPI配置SDIO信號(hào)；

PIN21：電源輸入；

PIN22、23：第5路SYSREF/Device CLK差分輸出；

PIN24、25：第4路Device CLK差分輸出；

PIN26：電源輸入；

PIN27、28：第6路Device CLK差分輸出；

PIN29、30：第7路SYSREF/Device CLK差分輸出；

PIN31：可編程的狀態(tài)監(jiān)測(cè)I/O管腳；

PIN32：PLL1的電荷泵輸出；

PIN33：電源輸入；

PIN34、35：PLL1的參考時(shí)鐘輸入1、零延遲模式下的外部反饋時(shí)鐘輸入、外部VCO輸入；

PIN36：電源輸入；

PIN37、38：PLL1的參考時(shí)鐘輸入0；

PIN39：電源輸入；

PIN40、41：反饋到PLL1，參考輸入到PLL2。AC耦合；

PIN42：電源輸入；

PIN43、44：PLL2的參考時(shí)鐘輸入、PLL1的反饋時(shí)鐘輸入；

PIN45：電源輸入；

PIN46：PLL2的電荷泵輸出；

PIN47：電源輸入；

PIN48：可編程的狀態(tài)監(jiān)測(cè)I/O管腳；

PIN49、50：第9路SYSREF/Device CLK差分輸出；

PIN51、52：第8路Device CLK差分輸出；

PIN53：電源輸入；

PIN54、55：第10路Device CLK差分輸出；

PIN56、57：第11路SYSREF/Device CLK差分輸出；

PIN58：可編程的狀態(tài)監(jiān)測(cè)I/O管腳；

PIN59：可編程的狀態(tài)監(jiān)測(cè)I/O管腳；

PIN60、61：第13路SYSREF/Device CLK差分輸出；

PIN62、63：第12路Device CLK差分輸出；

PIN64：電源輸入；

DAP ：??散熱盤，接地；

二、?LMK04821使用步驟

2.1 硬件電路檢查

2.1.1 芯片供電是否正常，是否符合器工作的條件，該步驟直接決定芯片能否正常工作，測(cè)試點(diǎn)參考下圖；

圖4

2.1.2?芯片的參考時(shí)鐘輸入是否正常，借助示波器進(jìn)行檢查，CLKin0端的時(shí)鐘由外部信號(hào)源提供，OSCin端的時(shí)鐘由板上晶振提供，測(cè)量進(jìn)入AD之前時(shí)鐘是否正常；

圖5

2.2 寄存器配置

LMK04821的配置采用SPI方式，其配置規(guī)則通過閱讀數(shù)據(jù)手冊(cè)提取關(guān)鍵的知識(shí)點(diǎn)，如下：

2.2.1?寫操作時(shí)，CS信號(hào)為低電平時(shí)，SDIO的數(shù)據(jù)在SCK上升沿寫進(jìn)芯片，寫數(shù)據(jù)格式為1bit的讀寫控制位+2bit的0+13bit地址+8bit數(shù)據(jù)。

2.2.2?讀操作時(shí)，先寫入1bit的讀寫控制位+2bit的0+13bit地址，然后在接下來SCK的上升沿獲取8bit數(shù)據(jù)；

時(shí)序圖如下圖6所示：

圖6

2.2.3 進(jìn)行SPI時(shí)序編寫時(shí)，務(wù)必按照?qǐng)D七的時(shí)序要求，除此之外，在FPGA內(nèi)設(shè)計(jì)SPI代碼時(shí)一定要可讀可寫，這樣一來在FPGA配置寄存器時(shí)就能夠知道每個(gè)寄存器內(nèi)部配置的值是否正確，這一步是控制整個(gè)芯片工作時(shí)，F(xiàn)PGA要完成的第一步工作。

圖7

2.2.4 LMK04821的雙PLL級(jí)聯(lián)系統(tǒng)的介紹：

該系列芯片功能非常靈活，一般JESD204B系統(tǒng)的雙PLL級(jí)聯(lián)應(yīng)用最為經(jīng)典，但是對(duì)于傳統(tǒng)的應(yīng)用來說，同樣適用。需要注意的是Device CLK不提供單端輸出，只有OSCout管腳可以提供LVCMOS單端輸出。另外，除了雙PLL應(yīng)用模式，亦可以配置單PLL或者時(shí)鐘分發(fā)模式。

LMK0482X系列芯片的雙PLL結(jié)構(gòu)保證了在很寬的輸出頻率范圍內(nèi)還可以輸出最低抖動(dòng)的時(shí)鐘。第一級(jí)PLL（PLL1）被外部的參考時(shí)鐘驅(qū)動(dòng)，第二級(jí)PLL（PLL2）由VCXO或者可調(diào)晶振提供高精度、低噪聲的二級(jí)參考時(shí)鐘。經(jīng)過這兩級(jí)PLL，輸出時(shí)鐘的精度將會(huì)大大提高。LMK0482X系列芯片共輸出7對(duì)JESD204B DeviceCLK和7對(duì)SYSREF CLK，其中每個(gè)Device CLK對(duì)應(yīng)一個(gè)SYSREF CLK。對(duì)于那些非JESD204B的應(yīng)用，SYSREF CLK同樣可以編程為Device CLK。PLL1的輸入?yún)⒖紩r(shí)鐘包括管腳CLKin0，CLKin1以及CLKin2，任選一個(gè)作為時(shí)鐘輸入即可，選擇的規(guī)則由配置寄存器參數(shù)決定。VCXO/Crystal 緩存輸出，LMK0482X系列芯片提供OSCout輸出，該輸出其實(shí)就是PLL1的反饋輸入，也是PLL2的參考時(shí)鐘輸入，芯片的該功能其實(shí)就是為了在其編程之前可以提供一個(gè)時(shí)鐘給控制器工作，控制器編程再配置LMK0482X。OSCout輸出可以為L(zhǎng)VDS、LVPECL以及LVMOS電平。LMK0482X具有頻率保持的功能，當(dāng)外部參考時(shí)鐘丟失后，輸出頻率還能保持最小的漂移，直到外部參考時(shí)鐘恢復(fù)。7路Device CLK都可以分別的分頻，分頻系數(shù)為1~32。7路SYSREF CLK統(tǒng)一分頻，分頻系數(shù)為8~8191。Device CLK具有延遲的功能，其包括模擬延遲和數(shù)字延遲。模擬延遲是以25ps為單位的時(shí)鐘延遲模塊，使用該模塊本身也會(huì)帶來500ps的延時(shí)。數(shù)字延時(shí)范圍為4~32 VCO時(shí)鐘周期，每一個(gè)延遲單元的大小為0.5 VCO周期。需要注意的是延遲的功能必須在同步使能后才起作用。SYSREF CLK同樣具有模擬核數(shù)字延遲。模擬延遲的最小單位為150ps。數(shù)字延遲的范圍為1.5~11VCO，同樣每一個(gè)延遲單元的大小為0.5 VCO周期。14路時(shí)鐘的輸出不僅在電平標(biāo)準(zhǔn)上可編程，在輸出的幅度方面也可編程。要使時(shí)鐘的數(shù)字延時(shí)起作用，管腳SYNC必須給一個(gè)脈沖，在脈沖的上升沿所有的時(shí)鐘同步。LMK04821提供了幾個(gè)狀態(tài)管腳用來供用戶監(jiān)測(cè)芯片內(nèi)部的狀態(tài)或者作為輸入端口來響應(yīng)用戶的需求，具體的功能在寄存器配置說明里介紹。

2.2.5 功能框圖

圖8

2.2.6 寄存配置順序

在進(jìn)行LMK04821寄存器配置的時(shí)候，手冊(cè)里給了一個(gè)推薦的順序，如下圖圖9所示：

圖9

在輔助軟件TICS Pro中，生成的寄存器順序也是嚴(yán)格按照手冊(cè)中進(jìn)行配置的。

但是在實(shí)際運(yùn)用中，按照該寄存器配置順序，時(shí)鐘輸出端并沒有正確的時(shí)鐘輸出。實(shí)際運(yùn)用中，將寄存器順序按照如下順序進(jìn)行配置：

1、0X000配置兩次，先進(jìn)行復(fù)位，然后0X000再配置00，無操作；

2、然后緊接著從0X100~0X145；

3、0X171~0X17D；

4、0X146~0X16E；

5、0X143（90）、0X149（00）、0X143（兩次B0、90）、0X144（FF）、0X143（兩次10、11）、0X139（03）、0X002（00）；固定數(shù)值；盡量不要改變，具體為什么要這樣進(jìn)行配置，對(duì)應(yīng)數(shù)據(jù)手冊(cè)進(jìn)行查閱即可。

注意：在實(shí)際應(yīng)用中，目前為止該寄存器順序是唯一能夠正確產(chǎn)生時(shí)鐘的順序，可以參考軟件給的寄存器數(shù)據(jù)，盡量不要改變配置寄存器的順序。部分寄存器在設(shè)計(jì)中沒有進(jìn)行配置，比如一些只讀寄存器，IC信息相關(guān)的寄存器，reback相關(guān)的寄存器都沒有進(jìn)行配置，實(shí)際操作中無傷大雅，可以不用配置。但是在SPI配置寄存器時(shí)，如果要檢驗(yàn)寄存器讀寫是否成功時(shí)，可以將這些寄存器進(jìn)行讀操作，確保SPI操作正常。

2.2.7?寄存器對(duì)應(yīng)數(shù)據(jù)

在此之前，確定寄存器配置順序之后，利用輔助軟件TICS Pro軟件產(chǎn)生對(duì)應(yīng)的參數(shù)，按照6中所示的寄存器順序進(jìn)行寫操作。軟件使用中重要參數(shù)的產(chǎn)生以及對(duì)應(yīng)在軟件中如何設(shè)置見下圖圖10；

圖10

一定要熟練掌握軟件運(yùn)用，明確在產(chǎn)生想要的時(shí)鐘時(shí)，如何進(jìn)行軟件操作，得到相應(yīng)的系數(shù)，軟件中每個(gè)點(diǎn)如何進(jìn)行配合；參數(shù)之間是如何對(duì)應(yīng)的，建議配合數(shù)據(jù)手冊(cè)進(jìn)行對(duì)比，能夠事半功倍。

標(biāo)記1選擇CLKin0作為參考時(shí)鐘輸入；硬件環(huán)境值在CLKin0端有時(shí)鐘輸入；標(biāo)記2選擇PLL1，MUX是可以進(jìn)行選擇的，不同的選擇，對(duì)應(yīng)寄存器要配置的數(shù)值不同；標(biāo)記3處選擇相應(yīng)的DIV數(shù)值，得到需要的時(shí)鐘100M；標(biāo)記4 CPout1直接連接到外部晶振，目的是，當(dāng)參考時(shí)鐘丟失時(shí)，延時(shí)功能可以將PLL1的調(diào)諧電壓固定在VCXO或者可調(diào)諧晶振上，使得在外部參考時(shí)鐘丟失時(shí)，輸出的時(shí)鐘頻率的偏移最小，直到外部時(shí)鐘恢復(fù)。標(biāo)記5 OSCin，PLL1的反饋輸入，PLL2的參考時(shí)鐘輸入，實(shí)際調(diào)試中，發(fā)現(xiàn)OSCin如果沒有輸入，輸出端就沒有時(shí)鐘輸出，沒有CLKin0輸入，輸出時(shí)鐘依然正常輸出；標(biāo)記6、7、8、9、10、11、12，這幾處都和PLL2 VCO Frequency有關(guān)系，手冊(cè)中顯示LMK04821在使用VCO1時(shí)，PLL2頻率要求在2920~3080MHz之間。超出范圍，軟件會(huì)報(bào)紅出錯(cuò)。這幾處設(shè)置其實(shí)就是簡(jiǎn)單的將OSCin的時(shí)鐘進(jìn)行先倍頻后分頻的一個(gè)操作；比如，實(shí)際中需要DCLKout輸出150M、75M時(shí)鐘，再?gòu)?fù)合要求范圍的情況下，找到一個(gè)合適的公倍數(shù)，例子中為1500M，這樣一來，既能得到150M的DCLKoutX的輸出，又能得到75M的時(shí)鐘輸出；

除此之外，時(shí)鐘輸出設(shè)置如下圖圖11所示：

圖11

標(biāo)記1，公倍數(shù)；標(biāo)記2，PLL1的反饋輸入，PLL2的參考輸入，實(shí)際運(yùn)用中，PLL2的參考輸入為OSCin；標(biāo)記3，分頻系數(shù)，1500M十分頻150M；標(biāo)記4，選擇PD，意味著該通道不輸出，處于關(guān)閉狀態(tài)；標(biāo)記5，DCLK輸出頻率，可在對(duì)應(yīng)位置直接填入想要的數(shù)值。注意，最好是公倍數(shù)的整數(shù)分頻后的值，不然，軟件會(huì)自動(dòng)產(chǎn)生一個(gè)和填入值最相近的數(shù)值；標(biāo)記6，SCLK輸出端口，SCLK不能單獨(dú)分頻，7個(gè)通道只能統(tǒng)一進(jìn)行分頻；具體設(shè)置如下圖圖12所示：

圖12

注意：在設(shè)定寄存器參數(shù)時(shí)，操作軟件時(shí)，會(huì)在左下方窗口標(biāo)記2處顯示對(duì)應(yīng)的寄存器以及數(shù)值，便于我們很迅速的在數(shù)據(jù)手冊(cè)中查到該數(shù)值進(jìn)行了哪些配置；

軟件配置時(shí)，最重要的幾個(gè)參數(shù)以及對(duì)應(yīng)的寄存器如下：

Doubler，對(duì)應(yīng)相關(guān)寄存器0X162；R Divider，對(duì)應(yīng)寄存器0X160、0X161；N?Divider，對(duì)應(yīng)寄存器0X168;VCO，對(duì)應(yīng)寄存器0X138;DCLKoutX_DIV, 對(duì)應(yīng)寄存器0X100、0X108、0X110、0X1180、0X120、0X128、0X130；SYSREF?DIV，對(duì)應(yīng)寄存器0X13A、0X13B;

注意；有些參數(shù)需要多個(gè)寄存器共同配合使用；另外的寄存器在軟件配置過程中會(huì)生成，按照具體的設(shè)計(jì)要求進(jìn)行軟件操作配置，導(dǎo)出參數(shù)之后，在對(duì)應(yīng)的寄存器中進(jìn)行更改即可。

三、?運(yùn)用結(jié)果

3.1 時(shí)鐘輸出結(jié)果

在對(duì)LMK04821芯片進(jìn)行正確配置之后，時(shí)鐘能夠正常輸出想要的時(shí)鐘頻率，利用示波器進(jìn)行測(cè)量，都能夠直接觀測(cè)到時(shí)鐘有輸出；程序中更改不同的分頻系數(shù)，也能夠在輸出端得到相應(yīng)的時(shí)鐘輸出。

3.2 待解決問題

考慮到系統(tǒng)中要求時(shí)鐘同源的問題，在對(duì)CLKin0參考輸入時(shí)鐘、DCLK、SCLK通過示波器進(jìn)行起始相位對(duì)比觀測(cè)，發(fā)現(xiàn)通過倍頻分頻后，時(shí)鐘起始相位存在大概1/4個(gè)周期偏差，多次測(cè)試，每次都有細(xì)微的偏差。

其中，DCLK與SCLK如果輸出頻率相同時(shí)，相位差通過觀察，有細(xì)微偏差，考慮到示波器使用過程中，探頭不穩(wěn)定原因，暫定相位偏差為0；后期有更好的測(cè)試方法時(shí)，再進(jìn)行確認(rèn)。

阿Q的第一篇項(xiàng)目開發(fā)經(jīng)驗(yàn)分享就到這里結(jié)束了，萬事開頭難，今天已經(jīng)開啟了第一篇，后續(xù)有時(shí)間還會(huì)繼續(xù)給各位大俠帶來更多的項(xiàng)目開發(fā)經(jīng)驗(yàn)分享。各位大俠，有緣再見，祝一切安好！