出色的音頻性能如何實(shí)現(xiàn)？ 即插即用的數(shù)字D類放大器少不了

新一代即插即用的數(shù)字D類音頻放大器的性能遠(yuǎn)遠(yuǎn)優(yōu)于傳統(tǒng)的模擬D類放大器。更重要的是，數(shù)字D類放大器還具有低功耗、低復(fù)雜性、低噪聲和低成本的優(yōu)勢(shì)。

電子產(chǎn)品生產(chǎn)商通常使用不帶濾波器的高效率模擬D類放大器來滿足手機(jī)、平板電腦、家用監(jiān)控和智能音箱中便攜揚(yáng)聲器的功率需求。這些D類放大器可直接連接到電池，以盡可能地降低損耗并減少組件數(shù)量。這些放大器還可實(shí)現(xiàn)大于80dB的電源抑制比，這對(duì)于避免GSM通訊的217Hz干擾來說非常重要。

模擬D類放大器一般需要在處理器側(cè)使用DAC和線路驅(qū)動(dòng)放大器（圖1），這會(huì)增加芯片成本和功耗，并導(dǎo)致?lián)P聲器的輸出噪聲。這種D類放大器還要求良好的電路板布局設(shè)計(jì)，以避免信號(hào)耦合到模擬電路而導(dǎo)致性能下降。

圖1.使用模擬D類放大器的常規(guī)系統(tǒng)。處理器側(cè)的DAC和線路驅(qū)動(dòng)放大器會(huì)增加成本、功耗和揚(yáng)聲器輸出噪聲。

數(shù)字D類音頻放大器則不需要特殊的電路板布局設(shè)計(jì)。這些單通道D類放大器可以放置在電路板上的較遠(yuǎn)位置，以最大限度地減少電池和揚(yáng)聲器負(fù)載之間的走線。這些放大器不需要模擬D類放大器所必需的DAC和線路驅(qū)動(dòng)放大器，可以降低尺寸和成本，設(shè)計(jì)更為簡(jiǎn)單。

簡(jiǎn)化系統(tǒng)設(shè)計(jì)
大多數(shù)數(shù)字放大器接收脈沖編碼調(diào)制（PCM）或I2S數(shù)據(jù)輸入時(shí)，需要三根連接線：BCLK、LRCLK和DIN。PCM格式的輸入不需要在處理器側(cè)使用調(diào)制器或?qū)?shù)據(jù)進(jìn)行上采樣（圖2）。較早的PCM輸入的放大器需要干凈的主時(shí)鐘（ MCLK）以生成無抖動(dòng)的采樣時(shí)鐘，而較新的PCM輸入的放大器，如MAX98357、MAX98360和MAX98365等，則不再需要MCLK輸入，因此引腳數(shù)、功耗和電路復(fù)雜度都大大降低。

圖2.PCM輸入的數(shù)字D類放大器系統(tǒng)只需要使用三根連接線，而且處理器側(cè)不需要調(diào)制器或?qū)?shù)據(jù)進(jìn)行上采樣。

較早的數(shù)字放大器提供可調(diào)的采樣速率和/或位深度，因此在某些情況下需要對(duì)放大器進(jìn)行復(fù)雜的編程。新一代的數(shù)字放大器則可以自動(dòng)檢測(cè)各種采樣速率和位深度，支持自動(dòng)配置，無需任何編程。

在多通道的實(shí)現(xiàn)方案中，數(shù)字D類音頻放大器可以減少電路板上的外圍電容和布線。PCM輸入只需要BCLK、LRCLK和DIN三根連接線就可以輸出立體聲或8通道的TDM數(shù)據(jù)。而相比之下，模擬D類放大器一般需要兩個(gè)差分輸入信號(hào)共四根連接線，還需要額外的交流耦合電容（見圖1和圖2）。

大多數(shù)數(shù)字放大器同時(shí)需要較低的數(shù)字電源電壓（1.8V）和較高的揚(yáng)聲器電源電壓（2.5V至5.5V）。但是使用MAX98357和MAX98360等單電源供電的D類放大器可以簡(jiǎn)化電路設(shè)計(jì)并減少元件數(shù)量。MAX98365可以采用3.0V至5.5V的單電源供電，也可以采用1.8V至5.5V和3.0V至14.0V的雙電源供電。數(shù)字輸入的邏輯電平獨(dú)立于器件的電源電壓，輸入邏輯電平可以是1.2V至5.5V之間的任何值，無需邏輯電平轉(zhuǎn)換器。

抖動(dòng)容差和時(shí)鐘發(fā)生
數(shù)字D類音頻放大器通常面臨時(shí)鐘抖動(dòng)的新挑戰(zhàn)。為了獲得良好的音頻質(zhì)量，大部分?jǐn)?shù)字輸入放大器要求相當(dāng)?shù)偷腂CLK或MCLK的時(shí)鐘抖動(dòng)。數(shù)據(jù)手冊(cè)通常不會(huì)具體給出抖動(dòng)容差的數(shù)值，如果給出，典型值約為200ps的均方根抖動(dòng)。較高的時(shí)鐘抖動(dòng)通常會(huì)降低放大器的動(dòng)態(tài)范圍或滿量程THD+N性能。

在許多系統(tǒng)中，處理器的基準(zhǔn)振蕩器頻率不是BCLK的簡(jiǎn)單倍數(shù)，因此為放大器提供低抖動(dòng)的時(shí)鐘并不容易。例如，13MHz是GSM電話的常見晶振頻率、27MHz則通常用于視頻解決方案，這些基準(zhǔn)頻率都不是44.1kSPS或48kSPS的音頻采樣速率的簡(jiǎn)單倍數(shù)。因此，系統(tǒng)通常采用復(fù)雜的小數(shù)N分頻鎖相環(huán)來生成音頻專用的時(shí)鐘。在某些情況下，該解決方案需要單獨(dú)的音頻基準(zhǔn)振蕩器，這會(huì)增加系統(tǒng)復(fù)雜性和物料成本。

另一種更好的解決方案是使用能容忍高時(shí)鐘抖動(dòng)而不降低音頻性能的數(shù)字放大器。這種放大器可降低系統(tǒng)的復(fù)雜性。在最簡(jiǎn)單的情況下，可以使用跳周期時(shí)鐘來產(chǎn)生BCLK，但這會(huì)產(chǎn)生異常高的抖動(dòng)。如果跳過13MHz的基準(zhǔn)時(shí)鐘周期產(chǎn)生6.144MHz的BCLK（48kSPS × 128OSR），則峰值抖動(dòng)可達(dá)38.4ns，均方根抖動(dòng)可達(dá)22.2ns（圖3），這比大多數(shù)DAC所能承受的抖動(dòng)還要高出兩個(gè)數(shù)量級(jí)。

圖3.來自于25MHz時(shí)鐘跳周期生成的12.288MHz MCLK

然而，新型的D類音頻放大器即使在這樣的時(shí)鐘抖動(dòng)下仍具備大于103dB的動(dòng)態(tài)范圍性能。跳周期時(shí)鐘可通過處理器上的邏輯門電路來生成。新器件不需要鎖相環(huán)解決方案必需的振蕩器或環(huán)路濾波器。參見圖4。

圖4.小數(shù)N分頻鎖相環(huán)與跳周期時(shí)鐘實(shí)現(xiàn)

抖動(dòng)容差測(cè)試結(jié)果
測(cè)試結(jié)果表明，使用跳周期時(shí)鐘時(shí)，MAX98357、MAX98360和MAX98365的動(dòng)態(tài)范圍不會(huì)降低。此時(shí)，器件的動(dòng)態(tài)范圍性能比120dB的DAC還高出20dB。Σ-Δ型DAC抖動(dòng)容差的更多詳細(xì)數(shù)據(jù)可參見參考文章1。

?圖5.動(dòng)態(tài)范圍下降，跳周期時(shí)鐘抖動(dòng)為11.5ns rms

結(jié)語
數(shù)字無濾波D類音頻放大器支持簡(jiǎn)單的電路實(shí)現(xiàn)，無需額外的I2C編程、MCLK輸入、電平轉(zhuǎn)換器和EMI濾波器，具有高效率、低EMI和高輸出功率的特色。MAX98357和MAX98360采用WLP或QFN封裝，輸出功率可達(dá)3.2W。MAX98365采用WLP封裝，輸出功率可達(dá)17.6W。

參考資料
1Matt Felder, Patrick Gallagher, and Brian Donoghue. “Analyzing Audio DAC Jitter Sensitivity.” EDN Network, September, 2012.