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先進封裝技術的進步，讓IC設計者得以將系統(tǒng)單晶片(SoC)裡整合的各種功能分拆成小晶片(Chiplet)，再藉由封裝技術將其整合成一顆元件。許多大廠都在近幾年大力擁抱這種異質整合式的晶片設計概念，并在近幾年陸續(xù)將其運用在自家產品上，因而讓Chiplet成為半導體業(yè)內的熱門關鍵字之一。
但異質整合概念的風行，也讓半導體產業(yè)必須有所調整。異質整合在理論上打破了晶片開發(fā)者必須包辦所有設計整合工作的局面，一顆晶片裡可以包含來自不同供應商的Chiplet，但事實上目前這種跨供應商合作的案例仍非常罕見。
Chiplet成大勢所趨 壁壘依然存在
研究機構TechSearch總裁Jan Vardaman指出，Chiplet不僅讓IC設計者可以更靈活地實現自己想要設計的晶片，同時也讓晶片製造的成本變得更便宜。因為不同功能電路可選用最具性價比的製程技術來生產，不必全部採用最先進製程。
由于Chiplet可以帶來更高的靈活性與更好的成本結構，近幾年市場上出現許多採用Chiplet架構的元件。但目前市場上的Chiplet產品，是各家大廠自行發(fā)展出來的成果，故目前半導體業(yè)內存在多種不相通的Chiplet互連技術，導致Chiplet生態(tài)系呈現碎片化的局面。
事實上，為了實現基于Chiplet的晶片設計，許多領導大廠都已經投入可觀資源來研發(fā)必要的底層技術。以Chiplet的互聯(lián)為例，超微(AMD)就已經自行發(fā)展出名為Infinity Fabirc的獨家技術，臺積電也有自行研發(fā)的LIPINCON介面技術(圖1)。雖然這些大廠同時也都是UCIe標準的支持者與發(fā)起者，但這些業(yè)者會放棄辛苦累積的獨特技術，全面轉向開放標準嗎？Vardaman對此持相對保留的態(tài)度。
圖1 臺積電與Arm聯(lián)合展示藉由LIPINCON介面連接，採用Chiplet架構的處理器SoC
除了大廠自行研發(fā)的獨特技術外，其實業(yè)界很早就看出，Chiplet互聯(lián)的標準化將是推動異質整合向前邁進的關鍵，因此在UCIe問世之前，就已經有Open Domain- Specific Architecture(OSDA)、Bunch of Wires(BoW)這些開放標準存在，只是這些開放標準不像UCIe，幾乎獲得所有大廠的一致支持。
因此，Vardaman認為，以打破藩籬為訴求的UCIe標準，是Chiplet生態(tài)系一個重要的發(fā)展里程碑，但不會是所有問題的解答。
產學強化交流方能協(xié)助Chiplet人才培育
除了大廠已經投入研發(fā)的技術資產該如何繼續(xù)運用外，由大廠帶頭攻堅的異質整合，相關技術經驗該如何向外擴散到學術界，讓學界可以早日展開相關人才培育工作，也是攸關異質整合未來發(fā)展的大事。
日月光院士既資深技術顧問William Chen(Bill)就指出，要進一步推動Chiplet生態(tài)系發(fā)展的關鍵，在于如何將產業(yè)的研究成果轉移到教育體系。目前與Chiplet有關的設計方法、技術，都掌握在廠商手中，學生在教育體系裡面沒有機會接觸，導致熟悉Chiplet設計的人才養(yǎng)成相當困難。
人才對于半導體產業(yè)的發(fā)展，重要性自不待言。如果教育體系能培養(yǎng)出具有Chiplet基礎知識跟經驗的學生，對于異質整合的發(fā)展，會有相當大的幫助。
應對IC設計典范轉移 EDA工具做足準備
益華電腦(Cadence)研發(fā)副總裁Don Chan表示，對IC設計而言，大約每十年會出現一次重要的典范轉移，EDA工具的發(fā)展重心也隨之改變。2020年到2030年，將是3DIC跟異質整合大放異彩的十年，作為協(xié)助IC設計者完成工作的EDA工具，自然也要為3DIC的設計流程做好準備。
藉由將SoC解構成Chiplet，再透過先進封裝技術將其整合成一顆元件，IC設計者一直在追求的效能、功耗與面積(PPA)三大設計目標，有了新的實現路徑。但這個趨勢也為IC設計者帶來新的挑戰(zhàn)，例如原本整合在SoC裡的功能應該如何拆分、如何設計多顆Chiplet間的互連，以及晶片堆疊后最棘手的散熱問題等。這些新挑戰(zhàn)都需要對應的設計流程、方法論與工具來支援。
Cadence資深副總裁暨數位與簽核事業(yè)群總經理滕晉慶則指出，藉由Integrity 3DIC 的推出，目前該公司已經有一套可以完整支援設計規(guī)畫、設計實作與分析、簽核的流程，能夠協(xié)助IC設計者完成3DIC的設計工作(圖2)。這是Cadence獨特的優(yōu)勢所在，因為其他EDA工具業(yè)者大多只能為某幾項特定流程提供工具，無法搭建出涵蓋全流程的工具平臺。
圖2 針對3DIC設計，Cadence已能提供涵蓋全流程的工具平臺
但滕晉慶也預期，客戶的需求不會一直停留在現狀，未來客戶一定會要求更多先進功能，例如更強大的設計分割(Design Partitioning)工具。此外，3DIC也改變了IC腳位配置(Pin Assignment)的規(guī)則，傳統(tǒng)的IC腳位配置都集中在晶片的四周，但在3DIC時代，除了晶片四周外，還會有大量垂直方向的互聯(lián)腳位。IC設計者肯定會需要更好的工具來因應日益複雜的工作。
搶搭Chiplet風潮 中國臺灣IC設計產業(yè)急起直追
雖然國際大廠導入Chiplet的進展速度居于領先地位，但這個中國臺灣的IC設計產業(yè)也已經開始嘗試開發(fā)基于Chiplet的新產品。
聯(lián)發(fā)科製造營運副總經理高學武就指出，對IC設計者而言，Chiplet最有趣，也最有價值的地方在于，這個概念讓IC設計變得像在調雞尾酒，只要調和不同的素材，就能實現出獨特的產品。
另一方面，市場對下一代產品的要求越來越高，一顆晶片上的電晶體預算卻受到光罩尺寸的限制，加上摩爾定律趨緩，使得聯(lián)發(fā)科很難光靠製程微縮來滿足客戶對下一代晶片的功能跟性能要求。因此，藉由設計分割，把客戶期望的功能分成多顆晶片來實現，再透過先進封裝技術整合成一顆元件，是最好的解法。
而在聯(lián)發(fā)科研發(fā)Chiplet的過程中也發(fā)現，設計分割確實可以帶來節(jié)省成本的效果。因為有部分功能可以用較成熟、性價比更高的製程來實作，而且個別晶片的面積也變小了，讓聯(lián)發(fā)科得到更漂亮的良率數字。
事實上，一顆SoC裡面，有很多功能區(qū)塊是無法從採用先進製程裡獲得好處的，例如類比區(qū)塊、SRAM、I/O，這些區(qū)塊用比較成熟的製程節(jié)點，例如N-1節(jié)點製造，不僅性能不會受到太大影響，成本效益也好。不過，對于追求極致性能的產品，SoC還是會有比較好的優(yōu)勢，畢竟Chiplet之間的通訊頻寬還是有瓶頸存在。所以，IC設計者必須在性能跟成本之間做出正確的權衡。
高學武透露，目前在聯(lián)發(fā)科的產品線裡面，針對高效能運算應用所設計的晶片，已經採用了Chiplet架構，因為這類晶片的尺寸實在太過巨大，往往超過200平方公釐，更需要透過設計分割來讓成本最佳化；在智慧型手機處理器方面，未來聯(lián)發(fā)科應該也會一部分產品由SoC轉向Chiplet，畢竟有些手機處理器SoC的尺寸也超過100平方公釐，再考量到先進製程的成熟度，其成本是相當可觀的。
從高學武的分享，或許我們即將在2023年看到中國臺灣IC設計產業(yè)在Chiplet的導入速度上急起直追，不再讓國際大廠專美于前。
臺積電積極建構3DIC生態(tài)系
晶圓代工龍頭臺積電，近年來在3DIC 領域也是動作不斷。在該公司的2022開放創(chuàng)新平臺生態(tài)系統(tǒng)論壇上，臺積電宣布將成立開放創(chuàng)新平臺(OIP)3DFabric聯(lián)盟。此3DFabric聯(lián)盟是臺積公司的第六個OIP 聯(lián)盟，也是半導體產業(yè)中第一個與合作伙伴攜手加速創(chuàng)新及完備3DIC生態(tài)系統(tǒng)的聯(lián)盟，提供最佳的全方位解決方案與服務以支援半導體設計、記憶體模組、基板技術、測試、製造及封裝。
臺積電科技院士/設計暨技術平臺副總經理魯立忠博士表示，3D晶片堆疊及先進封裝技術為晶片級與系統(tǒng)級創(chuàng)新開啟了一個新時代，同時也需要廣泛的生態(tài)系統(tǒng)合作，以協(xié)助設計人員透過各種選擇及方法尋找出最佳途徑。在臺積電與生態(tài)系統(tǒng)合作伙伴共同引領之下，3DFabric聯(lián)盟為客戶提供了簡單且靈活的方式，為其設計釋放3DIC的力量。
從臺積電積極建構涵蓋價值鏈各方成員的生態(tài)系統(tǒng)，不難看出臺積電想藉由提供完整方案，成為協(xié)助客戶快速實現3DIC設計的賦能者(Enabler)，進而在市場競爭中占據優(yōu)勢的意圖。而隨著臺積電登高一呼，眾多生態(tài)系成員紛紛加入的情況來看，我們肯定能在2023年看到更多晶片商推出基于Chiplet、3DIC這類概念所設計出的新產品。
